Molim neke prolio svjetlo na "Post Silicon Provjera valjanosti"

[shamprsd]

Koje su odgovornosti (ako je moguće navesti sve) od Silicon Ovjera Post momčad?

Će cijeniti detaljne odgovore (a ne oneliners) koji pokrivaju sve ili većinu odgovornosti tima.

Hvala vam unaprijed.

 

[yln2k2]

Bok,

Post silicij valjanosti ovisi o vrsti SPC koristite ....

Ako radite na procesor baziran SPC i koji imaju neke periferne jedinice ...

Neki svibanj učiniti slijedeće ...

Boot broj ispitivanje i ispitivanje svih mogućih načina pokretanja
- Unutarnja boot, boot vanjske ....
1) CLK & CGU testa

2) Za svaki i svaki perifernih neki svibanj potrebe testirati osnovne funkcionalnosti i prekida i mali niske razine vozača da provjerite da li periferne radi u redu ili ne ...

3) pokrenuti neki test koji će testirati MIPS poput suhozidu ....

4) pokretanje aplikacija

5) Interchip komunikacije

6) JPP test (power management ...)

7) Ako imate RF, RF integraciju test<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Svjež" border="0" />

Konačno trčanje potpuna primjena na brodu ...Hvala i pozdrav
yln

 

[shamprsd]

hi yln,

Hvala za info.

Imam još nekoliko pitanja.

1.Jesam li u pravu pod pretpostavkom da je
Cilj Odbora za Chip
sprava vozač
BSP
na kraju programa
osigurat će odgovarajuće momčadi za PSV tim da obavljaju svoju zadaću potvrđivanja silicija.

2.Koliko% dobi od napora će biti potrebne od strane PSV tima za podizanje Debug infrastrukture?

3.Kada će posao PSV (uzimajući u obzir Debug infrastrukture) momčadi počinju wrt početka ASIC oblikovanje?

Hvala i pozdrav,
shamprsd

 

[yln2k2]

shamprsd je napisao:

hi yln,Hvala za info.Imam još nekoliko pitanja.1.
Jesam li u pravu pod pretpostavkom da je

Cilj Odbora za Chip

sprava vozač

BSP

na kraju programa

osigurat će odgovarajuće momčadi za PSV tim da obavljaju svoju zadaću potvrđivanja silicija.>>> Da odgovarajuće momčadi će dati test odbora, software i aplikacije ...

2.
Koliko% dobi od napora će biti potrebne od strane PSV tima za podizanje Debug infrastrukture?

>>> Sam smatra da je to ovisi o tome hoće li ur početak potpuno novog projekta, tada je visoka ...
Ako pokušavate učiniti respin silicija, kao te imati većina određeni član postava bit će potrebno manje vremena da bi se ista ....
... u vezi debug
je ovisi o tome što je tvoj PSV stratagy itd .....

3.
Kada će posao PSV (uzimajući u obzir Debug infrastrukture) momčadi počinju wrt početka ASIC oblikovanje?

- Ovo je neka stvar treba imati strategiju kako želite ispravljanje infrastrukture ...
svibanj vam je potrebno slijediti neke UART o / p za pratiti varius stadija vašeg zahtjeva ili možete koristiti memorijske lokacije za provjeru koji je dio appl prošao kroz itd ....Hvala i pozdrav

yln

Hvala i pozdrav,

shamprsd

 

[giri_lp]

Hi yln,
Možete li mi dati neke osnove silicija valjanosti?

 

[Zeng Jie-lipanj]

Kao čip razini simulacije, treba shvatiti spec. dobro.
Da biste provjerili funkciju i izvedbu za svoj čip.
Ranoj fazi, jedini trčanje testovi za sve module bez OS.

 

[PLLADCDAC]

Postoje li kakve ostavština ispitivanja u fazi post siliciju

 

[ashishvdeshpande]

Post silicij znači realnom vremenu testiranje silicija.B4 silicija u tapeout pokrenite test slučajeve na simulatoru / RTL i ozakoniti čip.Ali to se može dogoditi kada stigne čip može imati neki pitanja integracije Također je potrebno dugo vrijeme da se pokrene simulacija testova na simulatoru, te oni neće sve značajke su testirani (da uštedite vrijeme).Na stvarnim si u može pokrenite test puno brže.

Aplikacija na temelju testiranja se ne preporuča za Soc od njegova pokrivenost je manje.Nažalost, nema EDA alat dostupan je za to budući da testiranje će biti arhitekturi ovisna za SOC.većina tvrtki održavaju svoje vlastite ovjera alat.

Odgovornosti Silicon Ovjera Post tim će se pokriti sve moguće lice i provjeriti i izvijestiti o visokoj razini prioriteta greške koje se ne može popraviti u softver.ovi bugovi su popravci u sljedećih rev silicija.