T
thakur.umesh
Guest
Dragi stručnjaci,
Zatim se u projektiranju osnovnih IP i uspješno ga završio koristeći verilogi funkcionalna provjera se vrši pomoću Modelsim se 6.0.
My IP jezgra ima 5 glavnih modula od kojih je [color = red] I sintetizirana 1 modul koristeći Xilinx ISE 8.1i demo verzija[/color]i gatecount je nešto oko 122k
[/ color]
Sada želim da sintetiziraju cijelu kod .. i mislim da bi se vrata računati u lakhsKao što je moj cilj je da ide za FPGA prototipova ....( portanje na FPGA)(Zatim radi na Windows XP platformi)--
Pozdravi
Umesh [/ b]
Zatim se u projektiranju osnovnih IP i uspješno ga završio koristeći verilogi funkcionalna provjera se vrši pomoću Modelsim se 6.0.
My IP jezgra ima 5 glavnih modula od kojih je [color = red] I sintetizirana 1 modul koristeći Xilinx ISE 8.1i demo verzija[/color]i gatecount je nešto oko 122k
[/ color]
Sada želim da sintetiziraju cijelu kod .. i mislim da bi se vrata računati u lakhsKao što je moj cilj je da ide za FPGA prototipova ....( portanje na FPGA)(Zatim radi na Windows XP platformi)--
Pozdravi
Umesh [/ b]