ModelSim, Synplify ASIC & Virage vrata knjižnica

[kcmurphy88]

Im 'težak korištenje ModelSim 6.1a učiniti sim vrata razini za dizajn ASIC.RTL Sims sasvim u redu, a sinteza nema grešaka i upozorenja su svi razumjeli.

Im 'koristeći Synplify ASIC 5,26 za sintezu.Moj je dizajn koji će se implementirati pomoću skupa Virage knjižnica.Imam problem sa UKLANJANJE linije u SDF stvaranju pogrešaka (SDF-3262) ide nazad u ModelSim.

Očigledno Virage vrata knjižnice Verilog prikaz sadrži $ za oporavak, ali ne i $ uklanjanje izjave, ali je. Lib datoteci ima tona oporavka i uklanjanja uvjeta na asynch reset (koji, strogo govoreći, ne koristi, ali čini se da Virage flops dolaze na taj način).

Dakle, kada ModelSim teče i pokuša učitati vrata na razini dizajna, to gegove na SDF uklanjanje linije koje se ne mogu korelirati natrag na verilog pogled.

Sada je to samo nešto što noviju verziju ModelSim bi se riješiti?Ili sam samo nedostaje korak negdje?Ili je problem u mom Virage fileset?Bez sumnje, ja sam trebao biti koristeći DC ....

 

[kcmurphy88]

Da biste odgovorili na svoje pitanje, knjižnica memoriju Virage Sam bio koristeći ima razlika između verilog pogled i sinopsis pogled, gdje $ uklanjanje linije nisu prisutni u verilog, ali UKLANJANJE izjave su prisutni u lib.To uzrokuje greške prilikom backannotating netlist s SDF.Rješenje: okret vrijeme provjere off.