ModelSim grešku

[Guest]

Bok,

Im 'događaj RAM na vhdl.Ja mogu prevesti, ali našto JA probati simulaciju sam ovu poruku:Upozorenje: NUMERIC_STD.TO_INTEGER: metavalue otkrivena,

vraćajući 0Ive 'već ispunjavanja: NumericStdNoWarnings = 1 u modelsim.ini kao što je rekao u drugim temama.

Im 'ne stvarno stručnjak na VHDL i modelsim.Ja vam dajem svoj broj, možda može pomoći da mi pomogne.

Puno ti hvala*********************** RAM ************************
Code:

koristiti IEEE.Numeric_Std.all;entitet sync_ram je

port (

Sat: in std_logic;

mi: in std_logic;

adresa: u std_logic_vector;

datain: u std_logic_vector;

dataout: out std_logic_vector

);

kraj sync_ram entiteta;arhitektura sync_ram je RTL-utip je ram_type array (0 do (2 ** address'length) -1) od std_logic_vector (datain'range);

signal ram: ram_type;

signal read_address: std_logic_vector (address'range);započetiRamProc: proces (sat) jezapočeti

ako rising_edge (sat) tada

ako mi ='1 'onda - ecriture

ram (to_integer (nepotpisano (adresa))) <= datain;

kraj ako;

read_address <= adresu;

kraj ako;

kraju procesa RamProc;dataout <= ram (to_integer (nepotpisano (read_address)));RTL end architecture;

 

[news]

Rozwiązanie Veeam Availability Suite, które będie dostępne w lecie 2014, to pakiet gwarantujący dostępność wszystkich aplikacji i danych w dowolnym czasie i miejscu. W ten sposób Veeam wprowadza nową kategorię rozwiązań, która pozwala na osiągnięcie tego, czego nie potrafią tradycyjne rozwiązania do ochrony danych i zarządzania kopiami zapasowymi - zapewnia ciągłość funkcjonowania firmy (Always-on Business).

Read more...

 

[devas]

Bok,

Trebali inicijalizirate signala read_address,
npr.signal read_address: std_logic_vector (address'range): = (drugi =>'0 ');

U vrijeme 0 ns, Modelsim izvršava line:
dataout <= ram (to_integer (nepotpisano (read_address)));

U tom trenutku read_address je "UUUUUUUUUU" i da je razlog Modelsim vraća poruku s upozorenjem.

Devas