modelsim greške

[Salma Ali Bekr]

hi, da li postoji način da se znati o modelsim pogreške ... ono što ih uzrokuje i kako ih popraviti .... hvala .... Salma

 

[Matrix_YL]

Naravno, tu su način popraviti greške, pls pogledajte sastaviti izvješće u MOdelSim

 

[samcheetah]

to ovisi o pogreške.moglo bi biti da svoj kod isn't pisati i modelsim je davanje te sintakse pogreške.ili to može biti da modelsim wasnt ispravno instaliran ili postoje neke korumpiran kartoteka.

mogu vam pokazati screenshot greška?

 

[Salma Ali Bekr]

hvala za odgovaranje .... ja znam da dolazi u izvješću, ali ja ne znam što ju je prouzročio i kako to škripac ...

to je pogreške kao što su:

# ERROR: D: / VHDLmodelsim/up1.vhd (105): Unknown identifikator: OP2
# ERROR: D: / VHDLmodelsim/up1.vhd (120): Nema unosa za moguće usaditi OP: "SLL"
# ERROR: D: / VHDLmodelsim/up1.vhd (129): Bad desnoj strani u zadatku.
# ERROR: D: / VHDLmodelsim/up1.vhd (102): Case izjava pokriva samo 16 od 6.561 slučajeva.bi trebao biti neki knjižnice uključene možda, valjda posljednje se može riješiti stavljanjem drugima .... ja sam novi u VHDL zapravo

hvala unaprijed ...

Salma

 

[samcheetah]

izgleda kao i svi su pogreške sintakse pogreške.ali im stvarno žao ja dont znati VHDL na taj način ja licemjerje 'pomoć ali pokušat ću.

greška taj kaže "Slučaj izjava pokriva samo 16 od 6.561 slučajeva" je li reći da nije pokrivaju sve moguće kombinacije varijabli.to obično rezultira sintezom latches koja daje probleme u vrijeme statičke analize.uvijek biste trebali definirati neke akcije za sve moguće slučajeve ili pisati zadani izjavu da govori što učiniti kada se osim spomenute slučajeve.

identifikator OP2 ne bi bio proglašen prije nego što se koristi.tako da bi bilo jednostavno ukloniti pogrešku.

error on line 129 bi mogao biti zbog dodjelu jedne varijable vrsta podataka na promjenjive druge vrste podataka.

molimo pogledajte neke VHDL knjige poput "Krug dizajn s VHDL" (dostupna za preuzimanje na edaboard) za ove greške

 

[ikru26]

buddyyyy .. svoje sintaktička pogreška

 

[Salma Ali Bekr]

hvala momački .... ja fiksne pogreške prije nekoliko dana ... valjda ja trebala biti više pažljivo o mom sintaksa .... ali imam nekih problema sada u tome kako implementirati PC za gore ja pišem .. .. to jednostavno ne uvećava i nije shvatio kao signal osim u procesu .... pojma šta raditi .... NAPOMENA: Pišem kao ponašanje ... nešto kao što je Von Neumannova procesor ali sve na samo RAM, bilo koji savjet

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Osmjeh" border="0" />

 

[echo47]

Ako možete pokazati nas mali zaseban dio koda, koji se pokazuje problemom, vjerojatno netko ovdje može pomoći da to debug.Molimo Vas da ne upload veliki kompleks projekt.

 

[nee_naresh04]

# ERROR: D: / VHDLmodelsim/up1.vhd (105): Unknown identifikator: OP2
# ERROR: D: / VHDLmodelsim/up1.vhd (120): Nema unosa za moguće usaditi OP: "SLL"
# ERROR: D: / VHDLmodelsim/up1.vhd (129): Bad desnoj strani u zadatku.
# ERROR: D: / VHDLmodelsim/up1.vhd (102): Case izjava pokriva samo 16 od 6.561 slučajeva.ako u ur kôd prevesti u onda će se vidjeti jednog compalation izvještaj ... ako u nađi prema bilo koji greška kao što je iznad toga. čitati očigledno i dvostruko Clik na svaku pogrešku u onda će otići na ur broj gdje je to učinio grešku ...