može imati kratki uvod u systemc / systemverilog?

[robin_su]

zašto želimo zamijeniti verilog s systemverilog?
što je prednost systemverilog?

ja sam junior, 3x!

 

[IEEE]

Pretraži forum, junior

 

[videohu]

Sjećam se ima neki materrial na systemc i systemverilog.

 

[vibhute_r_p]

ima jedna knjiga ob systemC u ebook upload download sekciji ...
Neki ppts na systemverilog su i tamo

 

[nand_gates]

Ovdje ćete naći tutorial o SystemC dobra!
http://www.doulos.com/knowhow/systemc/tutorial/

Mi moramo zamijeniti sa verilog systemverilog uglavnom za provjeru razini sustava
verilog nije učinkovito se za kodiranje složene testcases.
Gdje su provjere jezicima kao što su Vera dobri za takav zadatak, ali oni komuniciraju
verilog s dijelom koda s PLI što ih čini pokrenuti spor.
Postoji samo jedan način da se kompleksne testcases radi brže je integracija sposobnosti
od verilfication jezikom kao vera u sebe Verilog tako da je Sytemverilog mali oglasi
Nadam se ovo pomaže!

 

[zhangpengyu]

systemverilog je jezik za dizajn i verifikacije.
Ona će jednostavno za napraviti verifikaciju i uštedite vrijeme.