K
karper1986
Guest
Please help me u prevođenju te to Vhdl.Hvala
modul mnošenja (
clk,
umnožitelja,
množenik,
rezultat
);
ulazni clk;
input [15:00] multiplikator;
input [15:00] množenik;
output [31:00] rezultat;
reg [31:00] rezultat;
reg [15:00] abs_multiplicand;
reg lsb;
integer i;
Uvijek @ (množenik ili umnožitelja)
započeti
rezultat = (16'h0000, umnožitelja [15]?-umnožitelja: umnožitelja);
abs_multiplicand = množenik [15]?-množenik: množenik;
for (i = 15; i> = 0, i = i - 1)
započeti
lsb Rezultat = [0];
rezultat = rezultat> 1;
if (lsb == 1'b1)
započeti
Rezultat [31:15] = rezultat [30:15] abs_multiplicand;
kraj
if ((! i) & & (umnožitelja [15] ^ množenik [15]))
započeti
rezultat = rezultat;
kraj
kraj
kraj
endmodule
modul mnošenja (
clk,
umnožitelja,
množenik,
rezultat
);
ulazni clk;
input [15:00] multiplikator;
input [15:00] množenik;
output [31:00] rezultat;
reg [31:00] rezultat;
reg [15:00] abs_multiplicand;
reg lsb;
integer i;
Uvijek @ (množenik ili umnožitelja)
započeti
rezultat = (16'h0000, umnožitelja [15]?-umnožitelja: umnožitelja);
abs_multiplicand = množenik [15]?-množenik: množenik;
for (i = 15; i> = 0, i = i - 1)
započeti
lsb Rezultat = [0];
rezultat = rezultat> 1;
if (lsb == 1'b1)
započeti
Rezultat [31:15] = rezultat [30:15] abs_multiplicand;
kraj
if ((! i) & & (umnožitelja [15] ^ množenik [15]))
započeti
rezultat = rezultat;
kraj
kraj
kraj
endmodule