minimiziraju problem

[lostin_eda]

Kako minimizirati problem u Verilog RTL kodiranje.

hvala za odgovor

 

[lordsathish]

jedan od načina da se smanji problem u sekvencijalnih sklopova je kako bi se izbjeglo ponovno asinkrono 'bitak iskorišten mimo internih signala za dizajn ...

 

[sumit_techkgp]

dobro pokušati napisati verilog kôd gdje je moguće odgoditi za balansiranje za vrijeme sinteza, i balans kašnjenje tijekom sinteze

 

[aajizattari]

Koristite Flip Flop za izlaz

Sada glittc će se dogoditi, ali tvoj izlaz će biti čist

 

[phoenixfeng]

prvi u treba znati zašto ukloniti problem?
neki problem ne nastaje problem, a sve kombinatorne logike ima problem.

 

[santuvlsi]

Dragi Dude,

Obično usklađivanje bistabile stalno bitku za

metastability i glitching ulaza.

pokušati iskoristiti Moore krug,

izbjeći križ razgovor, usmjernika satova, metastability.

Ovo su neki od načina

Santu