LDO (Low drop out regulator)

M

mady79

Guest
Imam osmislili pojasni referenca (1.2V), a željeli biste generirali pet naponi (<1V) koristeći LDO.

1) Koliko naponi mogu se generirati pomoću LDO otpornik s ljestvica.
2) Koja je tipičan dobitak i dobiti propusnost od Pogreška s pojačalom 2pF teret.
3) Kako se izračunava vrijednost Tatalum je stavljen kondenzator u seriji sa ESR vrijednost
i zaobilazni kondenzator.

[/ quote]

 
Dragi mady79,

Možete generirati koliko prenaponi.ali morate se pobrinuti da vaš regulator je stabilan.
Koliko je vaše varijacija opterećenja, opskrba naponom i izlazni naponi.Sve je odlučeno po Vašem i ponovno učitati varition izlazni kondenzator vrijednost je također odlučila od opterećenja varition i acuuracy u vaš regulator.Koja je točnost koju tražite u najgorem slučaju opterećenja varijaciju?

 
Bok
Kako o Vašem LDO speci?

Ja ikada dizajnirati LDO koristiti pojasni tampon i OPA
vozač "Pmos veliki", jer Pmos je velika i R_on samll
V_drop <1v ..ali ovaj čip trenutni <1A

 
Referentni napon je 1.25V. Htjela bih generirajte Vref1, Vref2, Vref3, referenca Vref4 naponi s manje od 1.25V Greška AMP i povratne informacije otpornik ljestve mrežu.

Ovaj naponi priključeni na 5puf opterećenja kroz prekidač (sat> 100MHZ). Bih želio obračunati izlazni kondenzator s ESR & zaobilazni kondenzator spojen na Vref1, Vref2, Vref3 & Vref4 imajući u vidu stabilnosti pitanja.

 
Koji je Vaš trenutni max load?najgorem slučaju i njegove varijacije.

 
Bok,

Opterećenje trenutni nije previše varijacija i puno manje.Trebate ne moraju koristiti zaobilazni kondenzator i kondenzator s velikim vanjskim ESR.oni su zaista skupo.Vjerojatno možete probati za unutarnje naknadu.Koja je Vaša opterećenje komutacija brzina?Ono što znači biti /-2mA?hoćeš reći da kažem 1mA da 4mA.Možete osigurati stabilnost stavljanjem vašeg parazitske sjevernjača 1/CparRoa iznad vaših UGB regulator.
Gdje Cpar - parazitski kapacitet na doprinosu pass tranzistor i Roa - pojačalo Izlazna impedancija.Vaš bi se polni dominantna odluči učitavanje trenutne (mislim reći impedancija u potrazi pass tranzistor) i izlazni kondenzator.Ovaj kolac je kolac kreće (Ako je Vaš varijacija opterećenja je previše lary vjerojatno biste mogli suočiti neki problem, na niskim opterećenjem (bez opterećenja) stanje vašeg regulator marža može biti vrlo manja, to će gurnuti Vaše dominantna pola do viših frekvencija).

 
xwcwc1234 wrote:

Kako simualte na regulator stabilnosti s Hspice?
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top