LDO AC analize sa niskim opterećenjem

[jutek]

Zdravo

Imam problem pri simulacijom LDO.

Kada koristim visoka opterećenja RL = 12 Vout = 1,2 V tako Iout = 100mA sve je točno, ja mogu održavati stabilnost i prolaznim odgovor je sasvim u redu.

Ali našto ja korist nisko opterećenje slučaju, otvorena petlja dobit od cijele LDO smanjuje jako puno i ima oblik različit od otvorene petlje dobit od opamp.Pass je uređaj PMOS.Trebam učiniti STH pogrešno tijekom simulacije i ja bi trebao dobiti matematiku, pole / zero položaj Hrvatske bolji.

Sam optimalizacija u hspice i nije se pronaći rješenje

Bilo koji ideja?

pozdravi

 

[johnsmith101]

LDO AC analiza je često teško i netočno.AC analiza je analiza pri malom signalu lineariziranog o DC-točku.LDO je više od velikih signala uređaja (velikih tranzijenata u izlazne struje na primjer).Na temelju utovara LDO, polovi sustava može i neće značajno promijeniti, Uzmimo izlaz kolac (od ne znam topologije pojačala pogreške).Čuvanje izlazni kondenzator konstanta, veće izlazne struje, veći izlazni pol frekvencije.Kao što možete vidjeti, stup izlaz će se bitno razlikovati između najsvjetlijih i najveća opterećenja i uvjeta mogu značajno utjecati na stabilnost sustava.

Našao sam da je najbolje da simuliraju LDOs koristeći prolazne analize i gleda na rezultat preletjeti.Na primjer, te bi trebao trčanje slijedeće prolaznim Sims: / - izlazne struje korak, /-Vsupply korak, /-step reference.A ti bi trebao trčanje ti sims nad svim scenarijima.

 

[jwfan]

Misliš svoje DC dobit smanjila?Onda biste trebali provjeriti radna točka svog kruga, a posebno svoj pass uređaja.

Za svjetlo opterećenja, što znači veće opterećenje otpornik, izlazni pol smanjuje.Što nije dobro za vaš fazu marginu.Obratite pažnju na svoj ESR izlaznog kondenzatora kako bi bili sigurni da imate dovoljno faza margina.

 

[jutek]

Da, JA shvatiti da je mala analiza signala

ja iskoristiti svoju opamp behavioral model s dva pola i jednu nulu, diferencijalni ulaz i ovisnih izvora.imam dobru kontrolu nad dobit, UGF i pol / nulti položaj, ali pod uvjetima niskog opterećenja čudne stvari događaju.Pod visokim uvjetima opterećenja to ne dogodi.Možda model nije točan?

Ali ako prolaznim odgovor je prihvatljivo i AC otvorene petlje analiza kaže da ne treba?Ja sam taj slučaj, prolazna reakcija je sasvim pravo, ali ja ne mogu čitati STH razumnu iz AC

hvala i pozdravDodano nakon 7 minuta:jwfan wrote:

Misliš svoje DC dobit smanjila?
Onda biste trebali provjeriti radna točka svog kruga, a posebno svoj pass uređaj

 

[jwfan]

Ne znam točno što znači.Ali Vdrop = Vin - Vout.Dakle, ako prođe rad uređaja u zasićenje, izlazni OpAmp bi trebao ne ispod nego Vout-VTH.

 

[huojinsi]

Za LDO sklop, to treba nadoknaditi kondenzator vanjske petlje.Budući da se kondenzator i učitavanje će proizvesti kolac (Fpload = 1 / (2ΠRloadCout)), zatvorena petlja će se nestabilnost pod uvjetom različitih Rload.Ali ESR izvan kondenzator će uvesti nula (FZ = 1 / (2ΠResrCout)) za stabiliziranje petlji, Obaviti u obzir to nula?
Mislim da teret nije previše svjetla, inače pristranost krug vjerojatno ne radi na normalnom području.

Uzdanica Internet pomoć u!Pls ispravite me ako sam u krivu!

 

[KS-7]

možete reference this paper!
Žao nam je, ali morate prijaviti kako biste vidjeli ovaj privitak

 

[jutek]

huojinsi wrote:

Za LDO sklop, to treba nadoknaditi kondenzator vanjske petlje.
Obaviti u obzir ovaj nulu?

Mislim da teret nije previše svjetla, inače pristranost krug vjerojatno ne radi na normalnom području.

 

[KS-7]

Bok!
Možete uputiti ovom radu za testiranje stabilnosti!
Žao nam je, ali morate prijaviti kako biste vidjeli ovaj privitak

 

[alexbsb]

kako mogu preuzimanje datoteka ovaj članak?

 

[pillar_chen]

molimo slavinu preuzimanje znak, a zatim spremite datoteke.it's ok!