Koja je razlika između # 1 <= b i <= # 1 b

to je u pravilu palac ne bi trebali koristiti = # 5 b;
u može iskoristiti # 5 = b;
jer je blokiranje izjavu.
1.it blokovi b vrijednost za 5 sekundi te ga dati
2.a = vrijednost b dogoditi nakon 5 sekundi.

simillary za neblokirajući svoj iskaz i obrnuto
U mora slijediti <= # 5b
jer navika blok odgovarajuće izjave

 
A. # 5 = b, a nakon 5 jedinici vremena, simulator izvršiti dodijeliti vrijednost za b a.
B. = # 5 b, kada simulator izvršiti ovu izjavu,
zadržati sadašnja vrijednost b, a onda dodijeliti ovu keeped vrijednost nakon 5 jedinici vremena.
To je isti sa "<=".S poštovanjem,
Jarod

 
To su načini jedan model transporta i odlaganja inercijskih zakašnjenja u verilog simulator.
Ako ur su upoznati s VHDL ćete ga dobiti!
Ja sam uz pretpostavku vremenske rokove kao 1ns
# 1 <= b / / To kašnjenje modeli b prijevoz pojavit će se na '' nakon 1 ns
<= # 1 b / / Ovo modeli inercijskih odgoditi '' slijedi 'b' nakon 1 ns kašnjenje u additin na ovu
bilo impulsa <1ns će se filtrirati na ''

Plaese pogledajte link ispod za VHDL!
http://www.gmvhdl.com/delay.htm

 
Kad # 1a <= b je korišten b (t) je dodijeljena u trenutku t 1, s druge strane, kada se koristi <= # 1b b (t 1) je dodijeljena u trenutku t 1

 
razlika je u tome što u prvom slučaju procjene RHS odvija odmah zadatka, ali nakon 1 ns.U drugom slučaju sam učinio evaluacija nakon 1 ns

 
1)

# 1 <= b

Evaluacija je zadatak odgođen vrijeme kontrole.
RHS izraz vrednovati.
Prijenos je na rasporedu tj. <--- b (t 1)

2) <= # 1 b

RHS izraz vrednovati.
Dodjela je odgođeno zbog vremena i kontrola je zakazana na kraju red čekanja.
Flow nastavlja on.
<- b simulacija u trenutku t 1

 
1 # N <= b
Dodavanje odgode do lijeve ruke je manjkav-strana (LHS) od nonblocking zadataka za model kombinatorne logike.
Šifra:modul adder_t2 (co, zbroj, a, b, ci);

izlaz co;

izlaz [3:0] suma;

input [3:0], b;

ulazne ci;reg co;

reg [3:0] suma;Uvijek @ (ili b ili ci)

# 12 (ko, iznos) <= a b CI;

endmodule

 
Da li te blokiranje i nonblocking dodjela odražavaju stvarni sklop?

Može bilo tko kôd primjer?

 
sigurni da to ne ...Ovdje je primjer:

Ako ste napisali u svom procesu:

= 1;
b =;
c = b;
To su Blokiranje dodjela = b = c = 1 i generirani sklop će biti 3 odbojnika povezani jedni drugima

1 --- [tampon ]---> --- [tampon ]---> b --- [tampon ]---> c

a ako vam pisati koristeći ga bez blokiranja

<= 1;
b <=;
c <= b;

ovo je Nonblocking dodjela to znači da je:
= 1
b = stara vrijednost
c = stara vrijednost b

i stvarni sklop će biti f / f umjesto pufera

1 --- [f / f ]---> --- [f / f ]---> b --- [f / f ]---> c

 
Quote:

Da li te blokiranje i nonblocking dodjela odražavaju stvarni sklop?Može bilo tko kôd primjer?
 
Vonn je dao lijep primjer!mogu li ga koristiti za izradu promjena registrirati? /

 
AlexWan je u pravu, da je loš stila kodiranja kada se koriste u modeliranju kombinatorne logike.Hvala za Alex!
vidi kod ispod:

/ *
loš stila kodiranja primjer
* /
modul adder_t2 (co, zbroj, a, b, ci);
izlaz co;
izlaz [3:0] suma;
input [3:0], b;
ulazne ci;

reg co;
reg [3:0] suma;

Uvijek @ (ili b ili ci)
# 12 (ko, iznos) <= a b CI; / / loše non-blok dodjela kašnjenje stila kodiranja
endmodule
modul TB;
reg [3:0], b;
reg ci;
žice [3:0] suma;
žica co;
adder_t2 dut (. suradnji (co),. svota (iznos),. (),. b (b),. ci (ci));
početna
započeti
# 0 (a, b, ci) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (a, b, ci) = (4'h2, 4'h5, 1'h1);
# 5 (a, b, ci) = (4'he, 4'h0, 1'h1);
# 9 (a, b, ci) = (4'h5, 4'h1, 1'h0);
# 50;
$ prikaz ( "laku noć");
$ stop;

kraj
endmodule
/////////////////////////////////////////
neočekivano ponašanje će se vidjeti.

nakon / b / ci se mijenja, (ko, iznos) <= a b CI; je predviđen na 12 jedinici vremena kasnije, prije nego se dođe vrijeme, svaku promjenu / b / ci će efekt ( co, iznos), tako da kašnjenje nije # 12.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top