Kako to trčanje VHDL modela s različitim ulazne datoteke svaki put

[bzaki]

Zdravo,

Ja sam pred problemom koristeći ulazne datoteke u VHDL koristeći modelsim.Imam testbenches koji koriste zajednički model.I za svaku testbench Želim ovaj model koristiti određene ulazne datoteke.

Rješenje da moram ovaj problem je da se datoteke za svaku testbench i snagu signala koji nose put na put datoteke želim.Ali se povući iz ovog approch je da signal mora biti fiksne širine tako da svi putovi se koristi mora biti sa iste širine koja nije praktično.

Se bilo tko imati više inteligentno rješenje za taj problem?

Pozdravi,
Bassem

 

[aji_vlsi]

bzaki wrote:

Zdravo,Ja sam pred problemom koristeći ulazne datoteke u VHDL koristeći modelsim.
Imam testbenches koji koriste zajednički model.
I za svaku testbench Želim ovaj model koristiti određene ulazne datoteke.Rješenje da moram ovaj problem je da se datoteke za svaku testbench i snagu signala koji nose put na put datoteke želim.
Ali se povući iz ovog approch je da signal mora biti fiksne širine tako da svi putovi se koristi mora biti sa iste širine koja nije praktično.Se bilo tko imati više inteligentno rješenje za taj problem?Pozdravi,

Bassem