Kako se radi o sta za FPGA pomoću PT?

[richardhuang]

Nedavno, ja ne STA za FPGA design by pomoću PT.Naš dizajn je implementirati MCU u FPGA, koji je prototip simulacija za soc.Ja sam prvi put za napraviti takav rad, ali sam našao PT nije najbolji alat za FPGA.ja će se popis razlog ispod
1.Našto ja provjeriti sdf pt datoteke u ljusci, našao sam puno nestalih u vrijeme kašnjenja information.especially nema vremena za luk chipscope ip jezgra
2.Sam dodao ograničenja u vratima netlist razini, tako da je vrlo teško osigurati pravo objekte želite priložiti ograničenja.Ne znam trebam li dodati ograničenja u vratima netlist razini?ali ako dodam ograničenja u ISE, to je vrlo teško pokrenuti.

Dakle, molimo razgovarajte o vašem gledištu, ako imate učiniti u svezi posla? Hvala

 

[yln2k2]

Bok,

PT je industrijski standard odjava alat.

1) Možete li molimo elobarate više na koji format koji se koristi za PT?SPEF?
ako je tako, ako imate IP trebali imati vremena lukova za istu ip?

ako nemate PT ne mogu učiniti ništa ....kao što je ako imate analogni modul ili sami odredite vrijeme za isti model tako da PT će vidjeti sučelje Latencije ....Hvala i pozdrav
yln