kako računati sat ciklusa?

[tom_hanks]

Bok, U mom zahtjevu moram razmisliti Signal ACK vrijedi samo ako je aktivan za pet sat ciklusa .. kako sada mogu napisati VHDL za to ..? moram računati sat uvijek nakon tvrdnji ACK signal? pls pomozite mi .. mužjak nekih malih životinja

 

[leonyang]

Možete tvrditi mali 3-bitni brojač pratiti Sigal ACK.

 

[OvErFlO]

Signal Broj: std_logic_vector (8 downto 0); vrijedi: std_logic; vrijedi: proces (CLK) započeti ako (rising_edge (CLK) I ACK = 1) tada računati = broj 1, a ako računati <5 tada vrijedi

 

[tom_hanks]

Živjeli maye .. mogu ja reći nešto .. Čuo sam da je njegova nije dobar dizajn praksa računati sat .. taj zašto im malo zbunjen .. ja ne znam zašto to nije dobar način .. ali ako u znati pls recite mi .. mužjak nekih malih životinja

 

[OvErFlO]

Ja ne razumijem što želiš reći ...

 

[tom_hanks]

Mislim, to može biti to nije dobra ideja da se računati sat ciklus .. ja radim kodiranje nakon nekoliko godina, tako da osjeća probleme ..

 

[OvErFlO]

Ako se ne računaju sat ... što ti želiš brojati??? : Roll: ako ne želite koristiti primarnu sat ... korištenje sekundarne sat ....

 

[OvErFlO]

Ili možete koristiti registar Shifter s pet fazi sa satom ulaza (sa satom omogućiti na ACK signal), kada rub sat je u posljednjoj fazi, a vi ack je visoka ... imate ACK za 5 sat rubu ... : D

 

[ashishjindal76]

Bok Hej čovječe ja ne mislim da je bilo problema da u će se suočiti sa šaltera. inače u koristiti registra pomaka. osnovi u trebate imati kašnjenje za 5 sat ciklusa kako bi se taj signal visoke u može koristiti bilo koju metodu za postiglo da ili jednostavno ići na operaciju bez pet puta ili koristiti neku drugu logiku gdje u može provesti 5 sat ciklusa oproštajni Ashish