Kako prestati simulacije u VHDL testbench?

[bigdog]

Pozdrav,

Ne znam kako to zaustaviti moj simulacija, moj testbench je opisan u VHDL, a ja ncsim, postoji li neki način da se zaustavi pretvaranje baš kao pomoću $ zaustavljanje, $ završiti u Verilog?

Pozdrav,

 

[Deve]

Bok,

Možete napisati na kraju svoje testbench:

assert lažne izjave "na kraju simulacije" ozbiljnosti kvara;Deve

 

[bigdog]

Pozdrav Deve,

Da, izjava radi!

Puno hvala!

Pozdrav,