kako nagnati ovih satova?

[zgodan]

Bok svima, u dizajnu postoje 3 satove, koji su clk, clk1 i clk2.clk je osnovni clk te se očekuje da će oko 40Mhz, clk1 i clk2 su podijeljeni clks by clk.clk1 je podijeljena po 2 i clk2 je podijeljen 4.Kako mogu nagnati ovih clks u synplify.trebao primorati ih u jednu grupu?, ako to učinite, synplify će nagnati clk1 moje i clk2 s 40Mhz, to se ne želim to učiniti.ako ja prisiliti ih u različite grupe, synplify će ih tretirati kao clks nepovezane, ali oni su podijeljeni po istom clk bazu.kako constrian njima? i treba i nagnati ih multi_cycle constrains?

JA dont znati kako to učiniti sada! Možete li pomoć mene?thx

 

[samuel_john]

bok

koje u ovom trenutku mogao naći odgovor .... ali onda previše Htjela bih podijeliti nešto ....
ako ur za korištenje DLL proističu clk1 i clk2 pa samo constraining sat ulazi dll-u će se moći prisiliti druge satove također ...

rezultat možete vidjeti u vrijeme raščlanjivač ... u izvješću se također sputavanjem zasebno svaki sat u Xilinx ISE alat ...... u Xilinx možete sputavanjem sat wrt je izvedena u bazu satom u pogledu frekvencije i faze ..

qu (at) rtus alat također aupport da ... Mislim da bi također podržava synopis nisam radila s njom ...

uzdanica Internet wouild biti korisna<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Zbunjeni" border="0" />

 

[dll_embed]

Hi, John:

Možete li podijeliti s nama, kako se explictly izvedeni su zasebno sputavanjem sata u ISE?Ive 'pokušao "NET derived_clk period =".The ise ne prepoznaje ovaj način.I ona zahtijeva da clk treba biti na jastučić.Da li koristiti druge izvještaje?

Znam da će se automatski sputavanjem izvedeni u sat kad sam stavio ograničenje na bazi sat.Ali ja želim jasno reći da ISE uložiti više napora na izvedene sat što je dvostruko sat.

pozdravi

 

[samuel_john]

hi dll_embedded.

NET "clk_1" TNM_NET = "clk_1";
TIMESPEC "TS_clk_1" = PERIOD "clk_1" 20 MHz VISOKE 50%;
NET "clk_2_s" TNM_NET = "clk_2_s";
TIMESPEC "TS_clk_2_s" = PERIOD "clk_2_s" "TS_clk_1" / 2 faza 0 ns;

ovdje clk_1 je osnovni sat i clk_2_s je izvedena sat ... clk_2 je pola učestalost clk_1.here clk_2_s nije u luci svojim internim satom.

NET "clkin" TNM_NET = "clkin";
TIMESPEC "TS_clkin" = PERIOD "clkin" 20 MHz VISOKE 50%;
NET "wire_clk90" TNM_NET = "wire_clk90";
TIMESPEC "TS_wire_clk90" = PERIOD "wire_clk90" "TS_clkin" * 2 faza 12,5 ns;

ovdje wire_clk90 proizlazi iz takta clkin ..
wire_clk90 je 90 stupnjeva pomaknut faza po dvostruko clkin;

kada je u uporabi dll za razmnožavanje je izvedena clk mrežama doesnot pojavljuju u GUI globalni sat prozor .. u možete pronaći na internetu imena i asisign ovo ograničenje .. ali to nije potrebno jer se isti odnosi sputavanjem alat za dll izlazima možete potvrditi iz mjesta i rute izvješća prikazuju sva ograničenja sat ..

ovo ograničenje se može koristiti samo za ispitivanje bez instantiationg zapravo jedan DLL .. i na kraju, kada je utvrde prekid u mogu dodati dll .... inače ja ne nađi prema bilo koji koriste ovaj constarint koristiti za dll izlaza ..

nada pomaže .... ispravite me ako sam krivo ...

 

[homeadd]

Zašto ne koristiti clk1 i clk2 kao enalbe kontroler signala i izvršite clk kao satu?
Dakle, sve čip može koristiti samo jedan sat: clk.

 

[samuel_john]

homeadd wrote:

Zašto ne koristiti clk1 i clk2 kao enalbe kontroler signala i izvršite clk kao satu?

Dakle, sve čip može koristiti samo jedan sat: clk.

 

[Al Farouk]

Nažalost,
imam pitanje,
Zašto trebate constraine u drived satova.Kao što je drived od signala CLK onda ako nagnati signala CLK i korištenje DLL voziti druge CLK1 i CLK2 (što je dobar dizajn prakse za korištenje DLL) se CLK1 i CLK2 će biti ograničen, kao da slijedite CLK.

 

[samuel_john]

Al Farouk wrote:

Nažalost, imam pitanje,

Zašto trebate constraine u drived satova.
Kao što je drived od signala CLK onda ako nagnati signala CLK i korištenje DLL voziti druge CLK1 i CLK2 (što je dobar dizajn prakse za korištenje DLL) se CLK1 i CLK2 će biti ograničen, kao da slijedite CLK.

 

[dll_embed]

Dragi John:

Ispričavamo se zbog kasnog odgovora.Follwing put sam pokušao prisiliti na izvedene sat.To stvarno ne žale o izvještajima.Ali kada sam
koristiti 'post-analizirati mjesto
i vrijeme statičkih ruta' alati, pod prisili predmet i naveli, on navodi da je 0 predmet je analizirati.Ispod je što sam učinio u ucf datoteku.

# nco_clk je izvedena clk iz baze.To je 2 puta izvornika.

NET "nco_clk" TNM_NET = "nco_clk";
TIMESPEC "TS_nco_clk" = PERIOD "nco_clk" 10,5 ns;

Sve
sam krivo napisana?

pozdravi

 

[samuel_john]

dll_embed wrote:.
Ispod je što sam učinio u ucf datoteku.

# nco_clk je izvedena clk iz baze.
To je 2 puta izvornika.

NET "nco_clk" TNM_NET = "nco_clk";

TIMESPEC "TS_nco_clk" = PERIOD "nco_clk" 10,5 ns;