kako mogu riješiti ovaj problem

[kompleks]

hi, sve
postoje dva bloka, blok A i B bloka, blok je sat clka, a blok B
sat clkb.blok generira signal spreman za blok B, i kad blok B spreman primiti signal, to genetates acknowledege signal blok A.
pitanje je kako ostvariti signala spremni i priznati signala bez odlaganja.
thx svima.

 

[test_out]

Bok, ja dont znati što točno mislite pod ostvariti spremni i priznati signal bez odgode?Odgođeno usporediti to što?

Prije svega mislim da bi trebao dizajn sklop koji može biti obaviti funkciju i tada u može vidjeti kako je to kašnjenje i pokušati optimizirati.

pozdravi

 

[koppolu1981]

Bok,
problem oko kašnjenja nije jasno.
Pls pokušati objasniti problem jasno.

 

[hermin]

ako je moguće probati napraviti ilustraciju ... slika vrijedi tisuću riječi

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[vijak]

hi, prije nego blok dati rukovanje, to treba vidjeti barem spreman signala's Edge.Ako je u podao je to roditi spreman i ack istovremeno, je li moguće?

 

[tarkyss]

ako kako si rekao, ja dont misliti da je necessory generirati ack signala, ack signal je beskoristan

 

[funzero]

možete jednostavno koristiti spremna na block_a signala kao i signala u ack block_b
block_b_ack <= block_a_ready.

 

[arp]

ako je spreman 1 malo signala onda ono što je rekao funzero će se ispraviti nu samo trebate učiniti da tampon ...

 

[bajahaya]

Htjela predlažemo da koriste male FIFO inbetween blokovi kao takvi su obje u različite brzine i možete retrive iz FIFO.

Pozdravi,
ALI

 

[mistry.cd]

Bok,

Ako želi taj zahtjev i ACK signal treba sinkronizirati sa satom zakašnjenja maksima tada će biti fazne razlike između dva sata.
Dakle, ako obje su u fazi tada odgode će se na jednom clock cycle.

Na taj način logika zahtijeva dva neuspjeh.jedan za blok i jedan za blok b.

Ako ne želite sinkronizirati sa satom onda svojim samo žica.

Hvala,
Chirag