Kako možemo definirati stanje visoke impedancije u Verilog -

[pbkuvce]

Bok,
Ja sam projektiranje model ponašanja za razmak medu pojasevima ckt.I pojasni razmak izlaz ide na Hi-Z stanja za određenu ja / p konfiguracija.I ja sam cofused abt kako isti model.

Pozdravi,
Karthik