Kako koristiti za generiranje PLL off-chip sat djeliocem sklop?

[nooby_rat]

Kako da stvaraju takve podijele po 96 clk eksterno, koji je u fazi s izvorom clk?

Je li moguće za off-chip PLL raditi taj posao?I kako bih trebao ići Abt radiš to?

Hvala!
Last edited by nooby_rat
27. veljača 2009 6:15, edited 1 put ukupno

 

[Digitalni-L0gik]

An off chip pll se ne čini kao dobra ideja.Imate jedan PLL generirati taj vaš refclk i sve što stvarno trebaju.Možete da podijele sat dolje kao što vidite stane koristeći konvencionalne metode.Kako biste umanjili ukošenje, fazni offsets, morate koristiti Vašu sat buffers / distribuirati stabla na sat podijeljen na odredište.Uz to možete uzeti u obzir da PLL-a obično imati više vremena da se rezultati mogu biti na različitim frekvencijama.Igrajte s pll konfiguracija razdjeljivača za dobivanje vašeg 1,5 Mhz izlaz na jedan sat i onda pokušati dobiti neki drugi izlazni da se zatvori u svoj kao 16KHz što je više moguće.To će Vam omogućiti da pojednostavi složenost Vaših sat djeliocem strujni krugovi.Koristite Excelovog list koji će vam pomoći da manipuliraju pll formula.Također pročitajte knjigu podataka vidjeti da je vaša konfiguracija unutar VCO raspon frekvencija kako bi se osigurala minimalna ukošenje izlazom na satove.Sretno.