Kako koristiti $ $ postava, čekanje i $ širinu sustava zadataka u Verilog?

[aswin123]

Kako koristiti $ $ postava, čekanje i $ širina sustava zadataka u Verilog. u kojem blok možemo koristiti ove izjave (ja uvijek znači blokirati ili odrediti blok) može li me netko expalin s primjerom

 

[chiguoquan]

ih koristiti ovako (navesti blok se nalazi između modula i endmodule) odrediti specparam tIFCLK = 20,83, tSRD = 12,7, tRDH = 3,7, tSWR = 12,1, tWRH = 3,6, tSFD = 3,2, tFDH = 4,5, tSFA = 25, tFAH = 10; $ postava (slrd, posedge CLK, tSRD); $ čekanju (slrd, posedge CLK, tRDH); $ postava (slwr, posedge CLK, tSWR); $ čekanju (slwr, posedge CLK, tWRH); $ postava (podaci , posedge CLK, tSFD); $ čekanju (podaci, posedge CLK, tFDH); $ postava (fifo_addr, posedge CLK, tSFA); $ postava (fifo_addr, posedge CLK, tFAH); endspecify

 

[calm]

bilo Verilog knjige mogu riješiti svoj problem