Kako definirati satovi u mom slučaju?

[laughlatest]

Bok, svi:

Satovi u moj dizajn je:
Vanjski CLK0 unos može biti ili 32MHz ili 64MHz, koja je odabrana s clk_sel pin.
CLK0 prolazi kroz PLL postati 64MHz CLK1.

Zatim, uz pomoć clk_sel, bilo CLK1 ili CLK0 je odabran kao CLK2, koji služi kao korijen sat sustava.Dijagram je ilustrirana kao ispod.
CLK0 -> PLL -> CLK1;
CLK2 = clk_sel?CLK1: CLK0;

Onda kako to definirati ograničenja oko sat?
Hoću li iskoristiti set_case_analysis za postavljanje clk_sel bilo 0 ili 1, te obavlja i analiza samostalno?

S druge strane,
Ima PLL i MUX između CLK0 i CLK2 u slučaju clk_sel = 1, dok je samo MUX u slučaju clk_sel = 0, tako da različite definicije input_delay možda je potrebno za ovaj dva slučaja?

Thanks in advance!
laughlatest

 

[kulyapinav]

Bok,

Ne znam o Sinopsis toka, ali biste trebali koristiti set_clock_latency umjesto input_delay za sat u susret na temelju protoka.

Sljedeće pitanje je "ono mjesto je sat korijen?".Odgovor ovisi o izabran archirecture.Da li cotstraint bilo koji izlazni igle?Mislim, jeste li bilo koji vanjski sistem koji treba sinkronizirati rad sa svoje die (koristi isti sat pročitati iz vašeg die)?Ako ne, možete koristiti izlaz PLL (MUX ili izlaz) kao root ostvarenih sata.

Ako je odgovor "da", sat stablo svibanj svibanj biti više komplicirana.

Možete li dati više informacija o cijelom sustavu koji koristi svoju smrt?

PS multipleksirano satovi su vrlo često koriste, pa pokušajte to google (ex: http://www.altera.com/search?output=xml_no_dtd&sort=date% 3AD% 3AL% 3Ad1 & client = www_frontend & proxystylesheet = www_frontend & ie = UTF-8 & oe = UTF - 8 & site = & q = www% MUX 20clock)

 

[laughlatest]

Bok, kulyapinav:

Thanks for your ljubaznost.

Zasigurno, moj čip mora osigurati referentne uzorkovanja sat na vanjskom AD i DA.No, sat također dolazi iz MUX izlaz, a ne ono što se umeće sama sat.
Ja sam ono što je čudnovato da li ta činjenica pojednostaviti problem u nekoj mjeri.

Ako sam se odlučio MUX izlaz kao sat korijen, onda kako sinteza alat htijenje hvataljka put iz CLK0 (ulazni CLK pin) na MUX izlaz?
(Za referencu, PLL dolazi iz 3-rd party IP, MUX je poseban sat multipleksiranje stanica za izbor dobavljača tehnologije dolazi iz biblioteke).
I u ovom slučaju, kako koristiti set_clock_latency?

Thanks in advance
laughlatest

 

[kulyapinav]

Bok,
Vi ne bi trebali preskočiti CLK luka na sve.
Ja značilo sljedeće:
create_clock-name CLK0 [get_ports CLK] ....
create_generated_clock \
-ime CLK1 \
-izvor [get_ports CLK]-divide_by 1 \
-master_clock [get_clocks CLK0] \
-dodavanje [get_pins PLL / OUT]
set_case_analysis 1 [get_ports PLL_selection]
set_clock_latency $ some_nubmer CLK0
set_clock_latency $ some_number CLK1

Internet bi trebao funkcionirati za FE.I, ako to radi za vas, mogli biste koristiti PLL pinski izlaz kao korijen stabla tijekom CLOCK-BACK END, umjesto mora uključiti PLL makro na prostornog (propagandom) Sat Tree.

 

[laughlatest]

Bok,

Thanks a lot.
Mislim da je vaš prijedlog će raditi za mene u slučaju clk_sel = 1.Ja ću samo probati.
Jedna stvar mora biti razjašnjena: U moj dizajn, PLL se koristi za dvostruko sat frekvencija.
Kada clk_sel = 0, CLK0 je 64MHz sat i koristiti kao izvor takta sustava izravno,
kad clk_sel = 1, CLK0 je 32MHz sat i prevedena na 64MHz po PLL, tada se koristi kao izvor takta sustava.

Ipak, ja sam pitam zašto je to izlaz PLL PIN, umjesto MUX output pin,
koji će se koristiti kao korijen CTS.
Kao što znate, u slučaju clk_sel = 0, izlaz PLL igla ne koristi se bilo kako!

I također u Vaš prijedlog, zašto se tu ne treba "set_case_analysis 0"?

Srdačan pozdrav

 

[kulyapinav]

Quote:

Ipak, ja sam pitam zašto je to izlaz PLL PIN, umjesto MUX output pin,

koji će se koristiti kao korijen CTS.

Kao što znate, u slučaju clk_sel = 0, izlaz PLL igla ne koristi se bilo kako!

 

[laughlatest]

Bok, kulyapinav

Hvala toliko!
Sada mislim da sam dobio razumjeti vaš prijedlog ispravno.
Fokusiranje na optimizacija put s PLL izgleda prikladno za mene.

MUX cell (MUX2CK) dolazi od dobavljača u knjižnici, te je specifičan za sat switching,
tako da mislim da mi se ne morate brinuti o tome.

Ali, kada je u pitanju odnos između troškova i sat latencije skupine,
zapravo, ne znam puno o it.Would molim Vas dajte mi kratak i jasan
objašnjenje?

Srdačan pozdrav

 

[iwpia50s]

laughlatest, mogli odrediti svoj sat na MUX izlaz, ali kako ćete popraviti pogubio prije MUX?Vi stvarno potreba CTS alat koji može obraditi MultiMode.Te bi trebao pogledati na korištenje Azuro's powercentric, može ravnotežu satovi u oba načina rada.

Usput se vaš PLL imati vremena model sa svih vremena arcs definirano?Ako je tako onda bi trebao biti u mogućnosti to samo definirati CLK0.