kako bi se postigla velika kašnjenja u CMOS inverter?

[urian]

hi, sve
Ja sam projektiranje dvije faze ne-preklapajuće sat generor za pipelined ADC.
u mnogo radova, oni kombiniraju NAND2 nakon koje lanca CMOS izmjenjivača za delay.but kad mi je bilo simuliranje, otkrio sam da je kašnjenje inverter lanac je vrlo mala i da on ne odgovara.To je, međutim, još uvijek mali kad sam dodati još inverteri.
bilo tko imati dobru ideju za manje invertera i velikih kašnjenja?
kako dizajnirati inverter kašnjenja?
thx!

 

[aryajur]

Postoji nekoliko načina na koje možete napraviti inverteri spor.1. način je da tranzistor sljedećeg utovara inverter jako velika i tranzistora u vožnji invertera vrlo slabe (tj. niska W / L).Koristeći ovaj i stvaranje lanca treba dati dovoljno zakašnjenja.
Ako ne onda učitavanje slabe inverter s nekim MOS kapu na svoj izlaz na daljnje usporavanje.Ako to nije dovoljno spojiti MOS kapu preko naknadne inverter u lancu da povećate svoju kapacitetu sa inverter dobit i dati vam velika opterećenja kapacitivnost i dobar iznos kašnjenja.

 

[urian]

thx aryajur, ja ću pokušati svoj način!koristim vjerovati da niske W / L, učinit će veliku kašnjenja .....

 

[ND700]

stavi MOS kapica opterećenje za vaše inverter, koristite male veličine inverter voziti kapu.