kadenca alati intro

K

kinysh

Guest
može bilo tko popuštanje mene jedan uvod o kadenca alata?
nalazi se:
1) ic dizajn
2) SSoch
3) ldv
U čemu je razlika?

 
Hi kinysh:

The IC toolset je za IC custom design;

The SOC toolset je za cell-based design iz RTL2GDSII.

The LDV znači logičko oblikovanje Verifikacija je digitalni simuliraju

okruženja za Verilog / vhdl / systemC.Sada LDV je promijenjeno u IUS, znači

Sječe Unified Simulation.

wang1

 
kinysh wrote:

može bilo tko popuštanje mene jedan uvod o kadenca alata?

nalazi se:

1) ic dizajn

2) SSoch

3) ldv

U čemu je razlika?
 
CD-ovi uključuju ICC LDV i DSM obitelji.
na ICC je simboličan, izgled editora.
LDV id verifikacijsku alat.
DSM je P & R i auto-layout alat.

 
AlexWan wrote:edavio wrote:SOC = frist susret

LDV = NCverilog
 
EleApollo wrote:

CD-ovi uključuju ICC LDV i DSM obitelji.

na ICC je simboličan, izgled editora.
 
kinysh wrote:

može bilo tko popuštanje mene jedan uvod o kadenca alata?

nalazi se:

1) ic dizajn

2) SSoch

3) ldv

U čemu je razlika?
 
ncverilog je GOOG simulacija na brzinu, ali greška je izvješće ružna

 
LDV 5,1 podršku Verilog-2001 budućnost.ali samo ncverilog podržati.Verilog-XL ne podržavaju ga.

 
AndyJing wrote:

ncverilog je GOOG simulacija na brzinu, ali greška je izvješće ružna
 
Ok .... im je nova u ovom području.nade više detalja može se osigurati tako da ja mogu naučiti brže.Hvala.

 
sapaku wrote:

Ok .... im je nova u ovom području.
nade više detalja može se osigurati tako da ja mogu naučiti brže.
Hvala.
 
slobodni ritam treninga, STD cell knjižnice, dizajn primjeri mogu biti
naći na http://crete.cadence.com

 
AlexWan wrote:sapaku wrote:

Ok .... im je nova u ovom području.
nade više detalja može se osigurati tako da ja mogu naučiti brže.
Hvala.
 
HCM_bucat wrote:
deepchip.com financira Synopsys, tako da su vrlo pristranosti.
 

Welcome to EDABoard.com

Sponsor

Back
Top