Je sinkroni ili asinkroni dizajn preferira?

[Pratibha MD]

Je sinkroni ili asinkroni dizajn preferira?
Plz popuštanje razloga.Async dizajn je obično infered po Latch u FPGA design dok sinkro design by neuspjeh.
Dakle, koja je bolja ideja izrade?

 

[khamitkar.ravikant]

Uvijek je bolje imati sinkro.dizajn kao flip flop izlaz na određeno vrijeme su predvidljive i događanja occure na sat događaja tako da je uvijek bolje koristiti sync.dizajnirati.
ako u ići async.dizajn onda izvođenje FPGA dobiti hamperd i U neće dobiti najbolje rezultate.
ako u ištanje to provjeriti isti čak i Xilinx daje upozorenje kada se u istoj jezikom predloške.
u može ići na Xilinx ISE je Edit -> language predloška -> VHDL -> sinteza konstrukt -> kodiranja primjer -> i onda u može provjeriti bilo koji od primjera koji je sinkro.ili async.
Xilinx će dati upozorenje o async.dizajne.
provjerite da.

 

[Pratibha MD]

Kao prvo želio bih Vam zahvaliti za odgovor.
Pokušao sam async D flip flop u ISE.Ali JA nije 'dobiti bilo upozorenja.Ja sam koristeći ISE 9,1
Možete li plz predlagati kako mogu naučiti Termin analiza pred kraj dizajn?Mislim bilo koji alat procjena inačici?

 

[radix]

Pratibha MD,

Što je async flip-flop u VHDL / verilog?

Flip-flop je ono što zapravo čini dizajn sinkroni jer je imala element.Ostali digitalni sklopovi, kao što su AND, OR, XOR i muxes su async uređaji promašaja, ali i pult promjene na sat rubovima i hvatanje stanje ostalih async uređaje.

Te moć ištanje to raskopati knjigu na digitalni dizajn doći familar sa nekim od pojmova.Doista async dizajn je trebao biti čak i niži moć alternativu za sinkronizaciju dizajn jer nemate besplatno prikazuju satove.

Većina dizajne u FPGAs / ASIC procesorima su sinkro dizajne.Ili barem oni pokušati biti!

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Radix