Je li to dobro ili ne?

[ftian]

Je li to dobro ili ne ako sam direktno povezati normalan signal, a ne sat signal, na sat pin od flip-flop?

To happenes ako želim pratiti unos PIN-a na rubu pada, ili sam trebao koristiti sistemski sat i dva flip-flops to učiniti ...

 

[eda_wiz]

Quote:

Je li to dobro ili ne ako sam direktno povezati normalan signal, a ne sat signal, na sat pin od flip-flop?

 

[ftian]

Quoter the signal value..
obaviti u ištanje to otkriti rub
ili vrijednost signala ..
objasniti situaciju u detalj

 

[yuzhicai]

ftian wrote:Quoter the signal value..
obaviti u ištanje to otkriti rub
ili vrijednost signala ..
objasniti situaciju u detalj

 

[trupe]

to nije bolje napraviti kao u STA i DFT ....
teško je napraviti gore rade 0 ...

 

[lionhunter]

Trebate razmotriti vožnje, problem, test i sinteza pitanje.Ako su svi ok, da, možete ga koristiti.

 

[tom123]

Mislim da je to loša ideja.jer nije dobro za sintezu, to nije dobro za DFT,

to nije dobro vrijeme za analizu.ali ako želite manju potrošnju energije

kroz ove metode, to je dobro.ftian wrote:

Je li to dobro ili ne ako sam direktno povezati normalan signal, a ne sat signal, na sat pin od flip-flop?To happenes ako želim pratiti unos PIN-a na rubu pada, ili sam trebao koristiti sistemski sat i dva flip-flops to učiniti ...

 

[Karthikeya]

yuzhicai
Quote:

Dakle, možete koristiti rubu otkriti sklop koji mogu koristiti na razini zamijeniti ruba.

Ovako:

/ / Otkriti posedge of q

Uvijek @ (posedge CLK)

q_dly1 <= q;dodijeliti q_posedge = q &! q_dly1;

 

[amarnath]

umjesto posedge korištenja negedge, a zatim koristiti isti kôd, ovo je za verilog, za VHDL u može to učiniti kao što su:

procesa ( "osjetljivost list")
if (clk'event i CLK == '0 '), tadapozdravi
amarnath