ISE 9.1i simulaor prob Verilog code - pomoć mene riješiti grešku

[kalpana.aravind]

Bok,

Ja sam uzimajući simulaor sljedeće pogreške dok radite simulaion bihevioralni koristeći ise simulator na ise9.1i.Ja sam trčanje ise tutorial 8

HDLParsers: 3482 - Ne mogu riješiti instantiated u jedinici ten_cnt Verilog modul rada / łtopericu u bilo kojoj knjižnici
ERROR: Simulator: 198 - Neuspjelo rukovanje kada zavisnostima za modul Łtoperica

Imam kopirali kod stopwatch.v ovdje, jer nisam mogla priložiti datoteku.
Ako u bilo koje modifikacije naći u ovom za simulaion pogrešaka kao što sam spomenuo ranije molimo označite za mene.////////////////////////////////////////////////// //////////////////////////////
/ / Tvrtka: Xilinx
/ /
/ / Kreiraj Datum: 10:05:26 01/31/05
/ / Design Ime: Štoperica
/ / Module Name: Štoperica
/ / Naziv projekta: ISE In Depth Tutorial
/ / Target Device: xc3s200-4ft256
/ / Alat verzije: ISE 7.1i
/ / Description:
/ /
/ / Zavisnosti:
/ /
/ / Revizija:
/ / Revizija 0,01 - File Created
/ / Dodatni komentari:
/ /
////////////////////////////////////////////////// //////////////////////////////
modul štoperice (STRTSTOP, reset, CLK, SEG_A, SEG_B, SEG_C, SEG_D, SEG_E,
SEG_F, SEG_G, SEG_DP, AN);
ulazni STRTSTOP;
RESET ulaz;
CLK ulaz;
SEG_A output;
SEG_B output;
SEG_C output;
SEG_D output;
SEG_E output;
SEG_F output;
SEG_G output;
SEG_DP output;
output [3:0] AN / * sinteza xc_loc = "e14, f14, g14, d14" * /;
/ / exemplar atribut AN LOC e13, f14, g14, d14
/ / Pragma atribut AN LOC e13, f14, g14, d14
/ / sinteza atribut LOC neke je "e13 f14 g14 d14"

žice [6:0] hundredthsout, tenthsout, onesout, tensout, minutesout;
žice [3:0] hex2led_int1, hex2led_int2, hex2led_int3, hex2led_int4, hex2led_int5;
žica clk_262144k, clk_int, clk_100, clk_en_int, rst_int, zaključan, strtstop_debounced;
žica time_cnt_ce, ten_cnt_ce, ten_cnt_thresh1, ten_cnt_thresh2;

dodijeliti ten_cnt_ce = clk_en_int & ten_cnt_thresh1;
dodijeliti time_cnt_ce = ten_cnt_thresh2 & ten_cnt_ce;

/ / Postavite Coregen modul primjeru za ten_cnt ovdje
ten_cnt ten_cnt1 (
. clk (clk_100),
. CE (clk_en_int),
. ainit (rst_int),
. thresh0 (ten_cnt_thresh1),
. q (hex2led_int1)); / / Autobusi [3: 0]

ten_cnt ten_cnt2 (
. clk (clk_100),
. CE (clk_en_int),
. ainit (rst_int),
. thresh0 (ten_cnt_thresh2),
. q (hex2led_int2)); / / Autobusi [3: 0]/ / Ubaci DCM1 primjeru ovdje
dcm1 instance_name (
. CLKIN_IN (CLK),
. RST_IN (RESET)
. CLKFX_OUT (clk_262144k),
. CLKIN_IBUFG_OUT (),
. CLK0_OUT (clk_int),
. LOCKED_OUT (zaključano)
);

hex2led HEX2LED_1 (
. Hex (hex2led_int1),
. LED (hundredthsout));

hex2led HEX2LED_2 (
. Hex (hex2led_int2),
. LED (tenthsout));

hex2led HEX2LED_3 (
. Hex (hex2led_int3),
. LED (onesout));

hex2led HEX2LED_4 (
. Hex (hex2led_int4),
. LED (tensout));

hex2led HEX2LED_5 (
. Hex (hex2led_int5),
. LED (minutesout));

debounce DEBOUNCE_1 (
. SIG_IN (STRTSTOP),
. CLK (clk_100),
. SIG_OUT (strtstop_debounced));

time_cnt TIMECNT_1 (
. CLK (clk_100),
. CE (time_cnt_ce),
. CLR (rst_int),
. SEC_LSB (hex2led_int3),
. SEC_MSB (hex2led_int4),
. MINUTA (hex2led_int5));

statmach STATEMACH_1 (
. CLK (clk_100),
. reset (RESET)
. DCM_lock (zaključano),
. strtstop (strtstop_debounced),
. clken (clk_en_int),
. RST (rst_int));

led_control LEDCONTROL_1 (
. CLK (clk_int),
. HUNDREDTHS ((hundredthsout, 1'b1)),
. Desetine ((tenthsout, 1'b1)),
. Onih ((onesout, 1'b0)),
. TENS ((tensout, 1'b1)),
. MINUTA ((minutesout, 1'b0)),
. AN (AN),
. SEVEN_SEG ((SEG_G, SEG_F, SEG_E, SEG_D, SEG_C, SEG_B, SEG_A, SEG_DP)));

clk_div_262k CLKDIV262K_1 (
. CLK (clk_262144k),
. DIV_262144 (clk_100));

endmodule------------------` vremenske rokove 1ns / 1ps

////////////////////////////////////////////////// //////////////////////////////
/ / Tvrtka: Xilinx
/ / Engineer: Premduth Vidyanandan
/ /
/ / Kreiraj Datum: 15:45:44 02/05/2005
/ / Design Ime: Łtoperica
/ / Module Name: stopwatch_tb.v
/ / Naziv projekta: ISE In-Depth Tutorial
/ / Target Device: xc3s200-4ft256
/ / Alat verzije: ISE 7.1i
/ / Description:
/ /
/ / Verilog učvršćenje Test created by ISE za modul: Łtoperica
/ /
/ / Zavisnosti:
/ /
/ / Revizija:
/ / Revizija 0,01 - File Created
/ / Dodatni komentari:
/ /
////////////////////////////////////////////////// //////////////////////////////

modul stopwatch_tb;

/ / Doprinosi
reg STRTSTOP;
reg RESET;
reg CLK;

/ / Izlazi
žica SEG_A;
žica SEG_B;
žica SEG_C;
žica SEG_D;
žica SEG_E;
žica SEG_F;
žica SEG_G;
žica SEG_DP;
žice [3:0] AN;

/ / Instantiate jedinica Pod Test (UUT)
Łtoperica uut (
. STRTSTOP (STRTSTOP),
. RESET (RESET)
. CLK (CLK),
. SEG_A (SEG_A),
. SEG_B (SEG_B),
. SEG_C (SEG_C),
. SEG_D (SEG_D),
. SEG_E (SEG_E),
. SEG_F (SEG_F),
. SEG_G (SEG_G),
. SEG_DP (SEG_DP),
. AN (AN)
);

početno se početi
/ / Inicijalizirate Doprinosi
STRTSTOP = 0;
RESET = 1;
CLK = 0;

/ / 100 ns Pričekajte za globalne reset to završiti
# 100;
kraj
/ / Add poticaj ovdje
/ / define sat
uvijek početi
# 10 CLK = ~ CLK;
kraj

/ / RESET i poticaj za STRTSTOP
početno se početi
# 150 RESET = 0;
# 200 STRTSTOP = 1;
3000 # $ završiti;
kraj

endmodule

----------Hvala

 

[bend]

Ovaj dizajn čini se da koristite CoreGen datoteka, "ten_cnt".Vaš projekt treba imati ovu datoteku u povezana tako da se razumije ono što je simulator unutar "okvira".Ako JA sjećati se korektno, ovo je slika dva procesa.Tu treba biti Verilog omot datoteku za Verilog povezivanja i kompilirane datoteku za stvarni simulator.
Pretraži katalog tutorial za sve datoteke s nazivom "ten_cnt".Kopirajte ih u svoj projekt i dodajte ten_cnt.v datoteka u projekt kao izvor datoteku.Napraviti svježu graditi i mislim greška će biti pp od GO.