intervju za Q verilog / VHDL

[abhineet22]

molimo vas pošaljite mene povezati
tih pitanja

 

[AlexWan]

Bok, abhineet22

Mogli biste dobiti mnogo veze s Googleom.
Kao što su: http://grumpytom.com/Interview_Questions/questions.html
http://www.asic-world.com/verilog/verifaq1.html
...

 

[barkha]

neki intervju pitanja --

1.Koja je razlika između signala i varijabla?
2.Kako napisati u KA Moore / Mealyjevog stil?
3.O osjetljivosti lista za kombinatorne amd sekvencijalni sklop
4.Design kombinatorne sklop koji može podijeliti sat frekvencije od 2.napisati VHDL kod ...
6.Implement 3x8 dekoder koristi 1x2 dekoder ..
7.Dizajn sat koji će pola ulazne frekvencije koristeći samo kombinatorne logike ckt ...
8 .. Provesti 4 ulaznih vrata koristeći ILI 2x1 MUX ...
9.Draw logika ckt za 4-bitni binarni broj se ogledaju ....
10.F = ab cd ef. provesti koristi 2 ulaza NAND vrata samo ........
11 .. Dokažite da 2x1 MUX funkcionirati kao univerzalni logika vrata ..
12.Design ckt koji će podijeliti sat 3 / 2 sa 50% duty cycle ..

 

[verilog_coder]

barkha wrote:

neki intervju pitanja --1.
Koja je razlika između signala i varijabla?

2.
Kako napisati u KA Moore / Mealyjevog stil?

3.
O osjetljivosti lista za kombinatorne amd sekvencijalni sklop

4.Design kombinatorne sklop koji može podijeliti sat frekvencije od 2.
napisati VHDL kod ...

6.Implement 3x8 dekoder koristi 1x2 dekoder ..

7.
Dizajn sat koji će pola ulazne frekvencije koristeći samo kombinatorne logike ckt ...

8 .. Provesti 4 ulaznih vrata koristeći ILI 2x1 MUX ...

9.Draw logika ckt za 4-bitni binarni broj se ogledaju ....

10.F = ab cd ef. provesti koristi 2 ulaza NAND vrata samo ........

11 .. Dokažite da 2x1 MUX funkcionirati kao univerzalni logika vrata ..

12.Design ckt koji će podijeliti sat 3 / 2 sa 50% duty cycle ..