Input i Output kašnjenje proračuna za 2 FPGA

[cherjier]

Hi all,

primjer imam 2 FPGA na jednom PCB ploču.fpga1 i fpga2 će komunicirati međusobno.signal izlazne FPGA od 1 do FPGA 2.tako da izlaz iz fpga1 će zapravo imati unutarnje odgoditi usmjeravanje odbor razine usmjeravanja odlaganja, pa kako bismo aftually naveden očekivani ulaz za kašnjenje FPGA 2?se ove informacije mogu dobiti od ge Xilinx PAR izvješće?ili trag izvješće?

bilo koji dokument o tom pitanju?

puno ti hvala

 

[echo47]

Ja ne mogu dati određene informacije ne znajući detalje vašeg signala put.Mogu vam pokazati HDL jednostavan primjer koji ilustrira ono što se pokušava učiniti?

Ako želite znati I / O performanse od FPGA, pogledajte u "Switching Karakteristike" dijelu svoje FPGA data sheet.

Ako želite naučiti kako nagnati vremena između unutrašnje logike i I / O jastučićima, vidi poglavlje "Termin Constraint strategija" u ISE Constraints Guide.

Ako želite znati maksimalno kašnjenje između unutarnje logike i I / O jastučići, Trace izvještaj koji daje informacije, ako ste primijenili odgovarajuće vrijeme ograničenja za signal.Vi svibanj morati omogućiti Trace's "verbose" načinu rada da biste vidjeli informacije o signalima koji udovoljavaju vremena.Također, pogledajte upute na vašem Trace ISE razvoja sustava Reference Guide.

Ako želite vidjeti pojedine rute kašnjenja, možete koristiti Alati -> Kašnjenje značajka u FPGA Editor.

Za većinu korisnika, dovoljno je primijeniti odgovarajuće vremenskog ograničenja, a ako te zadovoljava PAR ograničenja, onda ste gotovi.Ako PAR ima problema sastanak ograničenje, onda Trace Izvješće je korisna za lociranje problema.