inicijalizacijski niz na zasebnu datoteku u Verilog

N

naz56

Guest
Pozdrav svima

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Osmjeh" border="0" />može li b moguće inicijalizirati polje u odvojenu datoteku?
kao
///////////////// file (1) define.v //////////
početno
započeti

polje [0] = 8'h56;
array [1] = 8'h56;
polje [2] = 8'h56;
polje [3] = 8'h56;

kraj
///////////////////////////////onda u novu datoteku pod nazivom "main.v" Želim koristiti 2 "define.v" datoteka se ovdje

modul kkkk (itd itd);

`uključuju" define.v "itd itd itd

endmodule

ali njegova radna ... nt helppppppppppppppppppp

 
yes ..možete to učiniti ..ali ja dont znati o dodjeljuje se direktno, ali imam koristi s parametrom.iako krajnji rezultat ispada isto.

parametar a [0] = 3;
nego [0] = 3;

zdravo

haneet

 
nt njegovih radnih

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Tužan" border="0" />
ima itko da pomogne ???????????

 
mogli da stavite svoj kod ovdje ..ja ću vidjeti wht neprilike je ...

 
////////////( main.v) file
glavni modul (out1, out2, u);
output [1:0] out1;
output [1:0] out2;
ulaz u;
reg [1:0] out1;
reg [1:0] out2;

reg [1:0] a [0:1];`uključuju" define.v "
Uvijek @ (u)

započeti
if (u == 0)
out1 = a [0];
if (u == 1)
out2 = a [1];
kraj

endmodule

///////////////////////////////
modul stimulus;
modul stimulans ();
žice [1:0] out1;
žice [1:0] out2;
reg u;
glavni mm1 (out1, out2, u);
početno
započeti

# 10 u = 0;
# 10 u = 1;
# 10;

kraj
endmodule

///////////////////////////////////

2. datoteku
////////////////// define.v datoteku ///////////////
parametar a [0] = 2'b01;
parametar a [1] = 2'b10;
//////////////////////////////////////plz ... n provjerite kako možete define.v datoteka se koristi u main.v datoteka brzo ... plz pomoć ... ja ću b vrlo zahvalan 2 u. ..

 
hi Naz,

1. stvar koju treba da imate ispravan je proglašen kao niz reg koji bi trebao biti od žice ste se inicijalizira polje izvan uvijek bloka.i još jedna stvar ne koristite parametar ...
koristiti `definirati ili jednostavno dodijeliti izjavu.
još jedna stvar koju su definirani poticaj modul dva puta ...

Ovdje je kod:
////////////( main.v) file
glavni modul (out1, out2, u);
output [1:0] out1;
output [1:0] out2;
ulaz u;
reg [1:0] out1;
reg [1:0] out2;

žice [1:0] a [0:1];

`uključuju" define.v "
Uvijek @ (u)

započeti
if (u == 0)
out1 = a [0];
if (u == 1)
out2 = a [1];
kraj

endmodule

///////////////////////////////
modul stimulans ();
žice [1:0] out1;
žice [1:0] out2;
reg u;
glavni mm1 (out1, out2, u);
početno
započeti

# 10 u = 0;
# 10 u = 1;
# 10;

kraj
endmodule

2. datoteku
////////////////// define.v datoteku ///////////////
/ / dodijeliti [0] = 2'b01;
/ / dodijeliti [1] = 2'b10;

ILI

`definirati [0] 2'01;
`definirati [1] 2'10;
/////////////////////////////////////////////////

možete koristiti ili ustupiti izjavi ili `definirati.obje će raditi

Haneet

 
opet ne radi<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Plakanje ili vrlo tužan" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Plakanje ili vrlo tužan" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Plakanje ili vrlo tužan" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Plakanje ili vrlo tužan" border="0" />n izlazom u ModelSim je:

# u = x, out1 = x, out2 = x
# U = 0, out1 = x, out2 = x
# U = 1, out1 = x, out2 = x
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Plakanje ili vrlo tužan" border="0" />

Added nakon 23 minuta:hello iko ima 2 help me out ?????????????????????????
Ovo je output kada koristite "dodijeliti"

u = x, out1 = z, out2 = z
# U = 0, out1 = z, out2 = z
# U = 1, out1 = z, out2 = zAdded nakon 48 minuta:mislim kad smo koristiti `define zatim iz` no potrebna uključuju directive ..

 
hej naz ..Ja sam thght riješen tako
nije check this thread ..

whtz prob ur suočava?kôd koji sam zalijepljen radi savršeno ...
ja pokušao Internet vanjska strana ...

haneet

 
ur simulator koji koristite?im koristeći modelsim5.7 .. ali nahi izazove raha ..greška je makro modul iz nestalo ...

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Tužan" border="0" />
 
ja sam koristeći vcs ....
ali ja tamo shld DN tthink biti nikakvih problema ako 1 alat podupire ...
putem ru koristeći student verzija modelsim?

haneet

 
jedan njen napuknut inačici

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Plakanje ili vrlo tužan" border="0" />
 
Siguran sam da ako ima tu značajku za potporu direktiva ...

y dont u probati dwnldng student verziju i onda probati?

itz raditi na moj alat pa sam dnt vidjeti y itshldnt rada na Urs ...

haneet

 
okz

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Tužan" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Neutralno" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Plakanje ili vrlo tužan" border="0" />
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top