HSPICE simulacija unutarnjih timestep premale u prijelaznim

[Manjunatha_hv]

Pozdrav,Ja sam simulatig S-parametar datoteka sa impulsnim izvor kao ulazne
pulse width = 4 ns, Trise = 10ps, 10ps Tfall = koristeći HSPICE ...
Ali ja sam uzimajući sljedeća poruka o pogrešci ...

Tran: vrijeme = 5.00000E-10 tot_iter = 24 = 12 conv_iter
** ** Unutarnja greška timestep premale u analizi prijelaznih pojava
Sweep: Tran tran0 kraju, CPU clock = 7.70E 01 memorija = 3315 kb
> Error ***** hspice posao prekinuto

Ugoditi pomoć mene ...

Hvala ...

 

[Jake]

hspice_sim_analysis.pdf

Mislim da možete pronaći odgovor u ovoj datoteci.
Žao nam je, ali morate prijaviti da biste vidjeli ovu privitku

 

[Manjunatha_hv]

Imam stari dokument hspice_sim_analysis.pdf Izdanje U-2003,03-PA, ožujak 2003

je li to ista ili zadnji pojedinac Release-W 2.004,09, rujan 2004 ...

Također, ako imate najnovije priručnik HSPICESignalIntegrityGuide Izdanje W-2.004,09, rujan 2004 ...

ugoditi upload / pridaju istu ...

 

[philipwang]

Smanjenje unutarnjeg timestep, što happed?

 

[Robert Qi]

provjerite vaše CKT i pokušati pronaći bilo koju pogrešku.
i povećati timestep, pokušajte ponovno.

 

[bageduke]

Upoznao sam ovaj problem prije nego.Za mene, to je bio problem konvergencije.Sam riješiti problem tako da provjerite ove web stranice: http://www.edn.com/archives/1994/030394/05df3.htm

 

[sunking]

Da, to je konvergencija problem.
dodajte malu kapu (kao što je 1ff) ili velikim Res (kao što je 100m) na svakom čvoru i isprobati.

 

[waranp]

Provjerite osigurac i vidjeti da li je razumno parametara.

 

[Jake]

Manjunatha_hv je napisao:

Imam stari dokument hspice_sim_analysis.pdf Izdanje U-2003,03-PA, ožujak 2003je li to ista ili zadnji pojedinac Release-W 2.004,09, rujan 2004 ...Također, ako imate najnovije priručnik HSPICESignalIntegrityGuide Izdanje W-2.004,09, rujan 2004 ...ugoditi upload / pridaju istu ...

 

[Manjunatha_hv]

Da ... to je problem ... konvergencije
Vidio sam u HSPICE priručnika ...

Unutarnja timestep premali poruku o pogrešci naznačuje da je
sklop nije konvergirati.Uzrok kvara može biti da je
HSPICE ne mogu koristiti navedeno početne uvjete za izračunavanje
stvarna DC radna točka.

Ako analiza prijelaznih pojava ne konvergirati korištenja. OPCIJA METODA =
TRAP i DVDT timesteps (na primjer, zbog trapezni
oscilacija), te izvješća unutarnje HSPICE timestep premali pogreške,
HSPICE tada počinje proces autoconvergence po defaultu.Ovo
proces postavlja. OPCIJA METODA = Gear i LVLTIM = 2, i koristi
Lokalni pogreška sakaćenja (LTE) timestep algoritam.HSPICE onda
prolazi još jedan analizi prijelaznih pojava, da se automatski dobiti konvergentne
rezultate.
Da biste ručno poboljšati na autoconvergence rezultate, ili ako
autoconvergence ne konvergirati, to možete učiniti nešto od sljedećeg:
Set.OPTION METODA = GEAR u Netlist, i pokušati dobiti
konvergentan rezultat izravno.
Da biste poboljšali točnost i brzinu, možete prilagoditi tstep u. TRAN
izjavu, ili u prijelaznim opcije kontrole (kao što su Rmax, RELQ,
CHGTOL ili TRTOL).

Ali, čak i nakon postavljanja HSPICE. Opcija za
. OPCIJE TOČNE = 0 = 0 BRZA KCLTEST = 0 = METODA GEAR UKRATKO = 0 LVLTIM = 2 = 3 PIVOT PIVTOL = 1e-6

Nije se spojiti ... i to je u nedostatku opet & opet ...
JA pokušao svi pošta prijedlog ... ali bez uspjeha ..
Ugoditi pomoć mene ...

Manju --- ---

 

[bageduke]

Jeste li probati ove stavke?
Jedan ili dva od tih predmeta može uvijek riješiti moj problem konvergencije.Quote:

Rješenja za prijelazne konvergencijeSljedeća rješenja primjenjuju se na probleme s prolaznih konvergencije:Rješenje 0.
Provjerite spoj topologije i povezivost (kao u otopini 0 u DC analiza).Rješenje 1.
Postavite RELTOL =. 01 u. OPCIJE izjavu.
Na primjer, navedite ". OPCIJE RELTOL =. 01."
Za većinu simulacije, smanjenjem brzine simulacije RELTOL 10 do 50% sa samo manji gubitak u točnosti.
Možete postaviti RELTOL na ,01 za početnu simulacije i zatim ga vratiti kada imate simulacije idući put vam se svidjeti i potreba preciznije odgovoriti.Rješenje 2.
Postavite ITL4 = 100 u. OPCIJE izjavu.
Na primjer, s naznakom ". OPCIJE ITL4 = 100''povećava broj prolaznih iteracija u svakom trenutku da IsSpice prolazi prije nego odustane.Rješenje 3.
Smanjiti točnost ABSTOL i VNTOL ako strujnih i naponskih nivoa dopustiti.
Na primjer, navedite ". OPCIJE ABSTOL = 1N VNTOL = 1m."
Možete postaviti i ABSTOL VNTOL oko osam redova veličine ispod prosjeka napona i struje.
Zadano su "ABSTOL = 1PA" i "VNTOL = 1UV."Rješenje 4.
Model svoj sklop realno.
Dodaj parasitics, pogotovo lutalica i spajanja kapacitivnost.
Ideja je da se ovdje glatka bilo jake nelinearnosti ili diskontinuiteta, što možete učiniti dodavanjem kapacitivnost na različite čvorove i od stvaranje siguran taj svi poluvodički spojevi imaju kapacitet.
Ostali savjeti su:* Koristite RC snubbers oko diode.

* Odredite kapacitivnost za sve poluvodičkih spojeva (3 pF za diode, 5 pF za BJTs ako ne znate određenu vrijednost).

* Dodaj realno spoj i elemenata parasitics.

* Pronađite subcircuit reprezentacije, ako model ne odgovara uređaj ponašanje, posebno za RF i snage uređaja kao što su RF BJTs i moć MOSFET.Mnogi prodavači prevariti pokušavajući "snagu-fit" Spice. MODEL izjavu da predstavljaju uređaja ponašanje.
Ovo je siguran znak da prodavatelj skimped o kvaliteti u korist kvantitete.
Ne možete koristiti primitivne. MODEL izvješća o modelu većini uređaja iznad 200 MHz, zbog učinaka paketa parasitics, i ne možete koristiti. MODEL izvješća o modelu najviše energije uređaja zbog ekstremne nelinearno ponašanje.
Konkretno, ako je vaš dobavljač koristi. MODEL izjavu o modelu MOSFET, bacaju modela.
To je gotovo sigurno beskorisna analiza prijelaznih pojava.Rješenje 5.
Smanjite uspon i pad vrijeme PULSE izvora.
Na primjer, promijenite "1 0 VCC PULSE 0 1 0 0 0''na" VCC 1 0 0 1 0 PULSE 1U 1U. "Opet stvar je da glatka jake nelinearnosti. Pulse puta treba biti realan, nije idealno. Ako don 't navesti narasti ili pasti vremena ili ako navedete 0, zadani put TSTEP vrijednost u. TRAN izjavu.Rješenje 6.
Promijeni na gear integracije.
Na primjer, navedite ". OPCIJE METODA = opremom."
Trebali bi par zupčanika integraciju sa smanjenjem RELTOL vrijednosti.
Ova tehnika ima tendenciju proizvesti stabilniji numeričko rješenje, dok je trapezni integracija teži proizvesti manje stabilno rješenje.
Gear integraciju često daje bolje rezultate u sklop simulacija za vlast zbog visoke frekvencije melodije i dugim razdobljima simulaciju opremu uključuje integraciju.
IsSpice uključuje trapeznih i mjenjače integracije.Posebna casesYou može poduzeti dodatne korake u nekim slučajevima.
Sa MOSFET, provjerite veže; spaja dva vrata jedan drugoga, ali to ništa drugo rezultira PIVTOL ili jednina-matrix pogreške.
Također provjerite razinu modela.
Spice 2 ne ponašaju ispravno kada je MOSFET u različitim razinama u istom simulacija.Za duge staze prolazna, postaviti. OPCIJE ITL5 parametar na 0 navesti da je simulacijski odraditi posao do kraja, bez obzira koliko se iteracija je potrebno.
Za dobar razlog, Spice 3 eliminira potrebu za ITL5 i LIMPTS opcija.

 

[Manjunatha_hv]

Koristio sam 20-port s-parametar datoteka za analizu ... sam provjerio da radi fino u frekvencijskoj domeni (harmonijske ravnoteže) Simulator ...
Ali ja želim da simulira u vremenskoj domeni simulatoru (HSOPICE)

 

[Bluecar]

Dragi bageduke:
Ja jako cijenim tvoj rješenje ponudu,
i ja udarac korak od tvoj rješenje, konačno,
JA je dobio Internet!