help-ModelSim grešku

[kretzschmar]

Zdravo,

I jedan vhdl generirani kod koristeći sustav generatora ... i to uspješno simulirane na Xilinx ISE ... ali želim vidjeti analogni valni oblik ... ovako ja pokušao to simulirati koristeći modelsim .. (* PS I kompilirane Xilinx knjižnicama). ... ali sam imao ta greška: S* Greška: (vsim-3193) Opterećenje of "F: \ Xilinx9.1 \ smartmodel \ NT \ installed_nt / lib / pcnt.lib / swiftpli_mti.dll" nije uspio: DLL biblioteka ovisna nije pronađen.# ** Error: (vsim-PLI-3002) Neuspješno učitavanje PLI object file "F: \ Xilinx9.1 \ smartmodel \ NT \ installed_nt / lib / pcnt.lib / swiftpli_mti.dll".
# Error loading design# Error: Error loading design# Pauziranje makro izvršenjeMACRO #. / Pn_behavioral.do Zaustavljeno na liniji 12Plz ... helppppp najbolje pozdravovdje
je sve transkript:

Čitanje # F: / Xilinx9.1/ModelSim/tcl/vsim/pref.tcl
# / / ModelSim SE 6.2b
31. srpnja 2006
* / /
# / / Copyright 2006 Mentor Graphics Corporation
# / / Sva prava pridržana.
* / /
# / / Ovaj rad sadrži poslovnu tajnu I
# / / VLASNIČKIH INFORMACIJE koja je IMOVINE
# / / Grafike CORPORATION OF MENTOR davateljima licence ili njegovu
# / / I podliježe licencne uvjete.
* / /
# Pn_behavioral.do (to)
# ** Upozorenje: (vlib-34) Knjižnica već postoji "radi".
# Model Tehnologija ModelSim SE vcom 6.2b kompajler 2.006,07
31. srpnja 2006
# - Loading standardni paket
# - Otvaram paket std_logic_1164
# - Otvaram paket vcomponents
# - Sastavljanje entiteta accumulator_virtex2p_7_0_76a51e66155a8dd2
# - Sastavljanje arhitektura accumulator_virtex2p_7_0_76a51e66155a8dd2_a od accumulator_virtex2p_7_0_76a51e66155a8dd2
# - Otvaram paket prims_constants_v7_0
# - Otvaram paket prims_utils_v7_0
# - Otvaram paket numeric_std
# - Otvaram paket textio
# - Otvaram paket c_addsub_v7_0_comp
# - Otvaram paket c_reg_fd_v7_0_comp
# - Loading entiteta c_accum_v7_0
# - Sastavljanje entiteta adder_subtracter_virtex2p_7_0_ccb483de4e9d85a2
# - Sastavljanje arhitektura adder_subtracter_virtex2p_7_0_ccb483de4e9d85a2_a od adder_subtracter_virtex2p_7_0_ccb483de4e9d85a2
# - Loading entiteta c_addsub_v7_0
# - Sastavljanje entiteta sine_cosine_look_up_table_virtex2p_5_0_43a10a09e9f3a9b6
# - Sastavljanje arhitektura sine_cosine_look_up_table_virtex2p_5_0_43a10a09e9f3a9b6_a od sine_cosine_look_up_table_virtex2p_5_0_43a10a09e9f3a9b6
# - Otvaram paket math_real
# - Otvaram paket iputils_std_logic_arith
# - Otvaram paket iputils_std_logic_unsigned
# - Otvaram paket c_shift_fd_v7_0_comp
# - Otvaram paket c_sin_cos_v5_0_pack
# - Otvaram paket pipe_bhv_v5_0_comp
# - Loading entiteta c_sin_cos_v5_0
# - Sastavljanje paketa conv_pkg
# - Sastavljanje paketa body conv_pkg
# - Otvaram paket conv_pkg
# - Sastavljanje paketa clock_pkg
# - Otvaram paket conv_pkg
# - Sastavljanje entiteta srl17e
# - Sastavljanje architecture strukturna of srl17e
# - Sastavljanje entiteta synth_reg
# - Sastavljanje architecture strukturna of synth_reg
# - Sastavljanje entiteta synth_reg_reg
# - Sastavljanje arhitektura behav od synth_reg_reg
# - Sastavljanje entiteta single_reg_w_init
# - Sastavljanje architecture strukturna of single_reg_w_init
# - Sastavljanje entiteta synth_reg_w_init
# - Sastavljanje architecture strukturna of synth_reg_w_init
# - Sastavljanje entiteta xlaccum
# - Sastavljanje arhitektura ponassanje xlaccum
# - Otvaram paket std_logic_arith
# - Sastavljanje entiteta xladdsub
# - Sastavljanje arhitektura ponassanje xladdsub
# - Sastavljanje entiteta lfsr_46c831df02
# - Sastavljanje arhitektura ponassanje lfsr_46c831df02
# - Loading entiteta synth_reg_w_init
# - Sastavljanje entiteta xlsincos
# - Sastavljanje arhitektura ponassanje xlsincos
# - Sastavljanje entiteta slice_94e90fe469
# - Sastavljanje arhitektura ponassanje slice_94e90fe469
# - Sastavljanje entiteta slice1_351c734db3
# - Sastavljanje arhitektura ponassanje slice1_351c734db3
# - Sastavljanje entiteta ncosysgen
# - Sastavljanje architecture strukturna of ncosysgen
# - Loading entiteta xlaccum
# - Loading entiteta xladdsub
# - Loading entiteta lfsr_46c831df02
# - Loading entiteta xlsincos
# - Loading entiteta slice_94e90fe469
# - Loading entiteta slice1_351c734db3
# Model Tehnologija ModelSim SE vcom 6.2b kompajler 2.006,07
31. srpnja 2006
# - Loading standardni paket
# - Otvaram paket std_logic_1164
# - Otvaram paket numeric_std
# - Otvaram paket conv_pkg
# - Otvaram paket clock_pkg
# - Sastavljanje entiteta xlclkprobe
# - Sastavljanje arhitektura ponassanje xlclkprobe
# - Otvaram paket vcomponents
# - Sastavljanje entiteta xlclockdriver
# - Sastavljanje arhitektura ponassanje xlclockdriver
# - Sastavljanje entiteta ncosysgen_clock_driver
# - Sastavljanje architecture strukturna of ncosysgen_clock_driver
# - Loading entiteta xlclockdriver
# - Sastavljanje entiteta ncosysgen_cw
# - Sastavljanje architecture strukturna of ncosysgen_cw
# - Loading entiteta xlclkprobe
# - Loading entiteta ncosysgen_clock_driver
# - Loading entiteta ncosysgen
# Model Tehnologija ModelSim SE vcom 6.2b kompajler 2.006,07
31. srpnja 2006
# - Loading standardni paket
# - Otvaram paket std_logic_1164
# - Otvaram paket vcomponents
# - Otvaram paket numeric_std
# - Otvaram paket conv_pkg
# - Sastavljanje entiteta xlclk
# - Sastavljanje arhitektura ponassanje xlclk
# - Otvaram paket clock_pkg
# - Otvaram paket textio
# - Sastavljanje entiteta xltbsource
# - Sastavljanje arhitektura ponassanje xltbsource
# - Otvaram paket std_logic_arith
# - Sastavljanje entiteta xltbsink
# - Sastavljanje arhitektura ponassanje xltbsink
# - Sastavljanje entiteta ncosysgen_tb
# - Sastavljanje architecture strukturna of ncosysgen_tb
# - Loading entiteta xlclk
# - Loading entiteta xltbsource
# - Loading entiteta xltbsink
# - Loading entiteta ncosysgen_cw
# Vsim djelo-L-t ps ncosysgen_tb
# ** Napomena: (vsim-3813) Dizajn se zbog optimiziranog modula recompilation ...
# ** Napomena: (vsim-3865) Zbog PLI bude prisutan, puni pristup dizajnu je naveden.
# ** Upozorenje: [1] (vopt-3473) Component primjer "persistentdff_inst: xlpersistentdff" ne obvezuju.
Loading # F: \ Xilinx9.1 \ smartmodel \ NT \ installed_nt / lib / pcnt.lib / swiftpli_mti.dll
# ** Error: (vsim-3193) Opterećenje of "F: \ Xilinx9.1 \ smartmodel \ NT \ installed_nt / lib / pcnt.lib / swiftpli_mti.dll" nije uspio: DLL biblioteka ovisna nije pronađen.
# ** Error: (vsim-PLI-3002) Neuspješno učitavanje PLI object file "F: \ Xilinx9.1 \ smartmodel \ NT \ installed_nt / lib / pcnt.lib / swiftpli_mti.dll".
# Regija: /
Loading # F: \ xilinx9.1 \ ModelSim \ win32/../std.standard
Loading # F: \ xilinx9.1 \ ModelSim \ win32/../ieee.std_logic_1164 (tijelo)
Loading # F: \ xilinx9.1 \ ModelSim \ win32/../ieee.numeric_std (tijelo)
# Loading work.conv_pkg (tijelo)
Loading # F: \ Xilinx9.1 \ VHDL \ ModelSim \ unisim.vcomponents
Loading work.clock_pkg #
Loading # F: \ xilinx9.1 \ ModelSim \ win32/../std.textio (tijelo)
Loading # F: \ xilinx9.1 \ ModelSim \ win32/../ieee.std_logic_arith (tijelo)
# Loading work.ncosysgen_tb (strukturnih) # 1
# Error loading design
# Error: Error loading design
# Pauziranje makro izvršenje
MACRO #. / Pn_behavioral.do Zaustavljeno na liniji 12

 

[echo47]

Ovo je diskusija o tome ista poruka o pogrešci (pretraga za riječ "dll"):
http://forums.xilinx.com/xlnx/board/message?board.id=EDK&thread.id=786
Čini se da odgovor ima riješen problem.
Raspravu zabrinutosti EDK, a ne sustav generator, ali možda će i dalje biti korisne.

 

[benlap]

Hi All,

Također sam u generiranom kodu sustava generatora i sintetiziranim fino u Xilinx ISE.Želim simuliraju dizajna u Modelsim (ja sastavila je Xilinx knjižnice), ali sam imao ove pogreške:

# ** Error: ...'clock_pkg' nije biblioteku ili paket.
# ** Error: ...VHDL kompajler izlaska
# ** Error: C: / modeltech_6.4c/win32/vcom propustio

Imala sam sličan grešku s conv_pkg, ali bio sam u mogućnosti naći paket (conv_pkg.vhd) u \ Xilinx \ 10,1 \ DSP_Tools \ sysgen \ HDL direktoriju.Također, u tom direktoriju se clock_pkg.v, ali gore pogrešci pojavljuje čak i kada sam dodati "clock_pkg.v" u mom radu mapu.

Ja uključiti datoteke sa sljedećim naredbama:
vcom rad rad $ SIM / conv_pkg.vhd
vlog acc $ SIM / clock_pkg.v

Izgleda da je dobio kretzschmar daljnje nego ja učinio, tako da moje pitanje je: kretzschmar, koliko ste se uključili clock_pkg uspješno?Pomoć će biti mnogo poštovati.Hvala!