D
dobrota
Guest
halo! ja sam colleage student iz Taiwan
želim studij HDL, ali ja ne znam što je različit među njima
谢谢啰---- hvala
želim studij HDL, ali ja ne znam što je različit među njima
谢谢啰---- hvala
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
S
Sparc
Guest
Razlika b / w ti ne može biti definirana.Razlika postoji u konstrukte za kod se koristi u ovim jezicima.Sva 3 su H / W opis; jezika VHDL & VerilogHDL su standardno HDLs, AHDL je propreitary jezik Altera.
B
Big Boy
Guest
VHDL i Verilog se kao drugačiji, kao da ste se analogija između C i Delphi (Pascal).Obje imaju različitu sintaksu, ali može postići slične rezultate.
Ljudi koriste za strukturirani jezik možda biti lakše započeti u Verilog.VHDL osnovana je više nego Verilog (i stariji).To je kao, ako se kao prvi primjer iznad, 'C' kompilatora su stariji.Oni svibanj biti najbolji izbor, ali su industrijski standard.Međutim, Verilog je zarada puno korisnika, posebno u području ASIC oblikovanje.
Postoje razlike između VHDL i Verilog koje vrijedi spomenuti.
VHDL je višoj razini nego što Verilog.VHDL su, na primjer, knjižnice.Možete staviti cijeli blok u biblioteci, a zatim ponovno koristiti lako.Sa Verilog, ne morate to.Svaki put kada želite započeti novi projekt, a vi se nešto korisno iz drugog projekta, morate poduzeti sve izvore datoteke pojedinačno.Ne postoji pojam 'paket'.
Verilog može ići na nižoj razini nego VHDL.Možete model na tranzistor razini (mos vrata, ...).To je razlog zašto je često Preffered ASIC za dizajn.
Bottom line, VHDL je više podržan od Verilog.Imate više stvari na Net-u VHDL dostupan.Tvrtke ofted ne VHDL alati prije Verilog alata.Uzmi za primjer Xilinx EDK i MicroBlaze mekani procesor, koji su još samo generirana u VHDL.Verilog je jednostavniji za naučiti (IMHO), te je dobivanje podrške brzo.
Mnogi od današnjih alata sada podržavaju mixed-jezik sintezu.Tj. možete imati VHDL modul instanced u Verilog modul ili obratno.
Ljudi koriste za strukturirani jezik možda biti lakše započeti u Verilog.VHDL osnovana je više nego Verilog (i stariji).To je kao, ako se kao prvi primjer iznad, 'C' kompilatora su stariji.Oni svibanj biti najbolji izbor, ali su industrijski standard.Međutim, Verilog je zarada puno korisnika, posebno u području ASIC oblikovanje.
Postoje razlike između VHDL i Verilog koje vrijedi spomenuti.
VHDL je višoj razini nego što Verilog.VHDL su, na primjer, knjižnice.Možete staviti cijeli blok u biblioteci, a zatim ponovno koristiti lako.Sa Verilog, ne morate to.Svaki put kada želite započeti novi projekt, a vi se nešto korisno iz drugog projekta, morate poduzeti sve izvore datoteke pojedinačno.Ne postoji pojam 'paket'.
Verilog može ići na nižoj razini nego VHDL.Možete model na tranzistor razini (mos vrata, ...).To je razlog zašto je često Preffered ASIC za dizajn.
Bottom line, VHDL je više podržan od Verilog.Imate više stvari na Net-u VHDL dostupan.Tvrtke ofted ne VHDL alati prije Verilog alata.Uzmi za primjer Xilinx EDK i MicroBlaze mekani procesor, koji su još samo generirana u VHDL.Verilog je jednostavniji za naučiti (IMHO), te je dobivanje podrške brzo.
Mnogi od današnjih alata sada podržavaju mixed-jezik sintezu.Tj. možete imati VHDL modul instanced u Verilog modul ili obratno.
R
rprince006
Guest
Hi Big_Boy,
Slažem se s nekim od vaših bodova, ali ne sve (žao za to).^ _ ^
Mislim da Verilog je uzimajući više (i više) popularan nego VHDL, to je lako naučiti
jer to je sasvim samilar na neki drugi jezik visoke razine C / C , pa je lakše
za rad sa C / C .Oba Verilog i VHDL imaju svoje dobre strane i loše strane,
ima prilično puno članaka govori o Verilog / VHDL i njihove razlike.
Ja sam sasvim ne siguran, ali je rekao neke EDA prodavači neće podržavati VHDL više u svoje najnovije verzije.Na taj način mnoge velike kompanije su prelaskom na
Verilog i SystemVerilg sada.
Slažem se s nekim od vaših bodova, ali ne sve (žao za to).^ _ ^
Mislim da Verilog je uzimajući više (i više) popularan nego VHDL, to je lako naučiti
jer to je sasvim samilar na neki drugi jezik visoke razine C / C , pa je lakše
za rad sa C / C .Oba Verilog i VHDL imaju svoje dobre strane i loše strane,
ima prilično puno članaka govori o Verilog / VHDL i njihove razlike.
Ja sam sasvim ne siguran, ali je rekao neke EDA prodavači neće podržavati VHDL više u svoje najnovije verzije.Na taj način mnoge velike kompanije su prelaskom na
Verilog i SystemVerilg sada.