Greška u Verilog kod

[GCK]

Ja sam koristeći Modelsim 5,7 za izradu Verilog kod.

Internet popuštanje greška kod
'definirati op ==

rekavši da uvlačenje u 'd' očekuje.

 

[echo47]

Koristite naličju znaka apostrof (hex vrijednost 60), umjesto redovitih apostrof (hex vrijednost 27).

`definirati op ==

 

[GCK]

hvala,

koji je dobio greška ukloniti s tog mjesta, ali kad sam pisati somthing ovako

result = `op b;

svojim davanje greška kao kod ';': IDENT očekuju

 

[echo47]

Oba ova rada za mene u ModelSim 6.3a.Nemam 5,7 anymore.

Šifra:

`definirati op ==modul vrhu (a, b, result);

ulaz, b;

izlazni rezultat;dodijeliti result = `op b;

endmodule

 

[GCK]

će se u pls poslati mene škripac za ur verziju ako je moguće.

Hvala