FPGA usmjeravanje Matrix

[bibo1978]

Sam bio izvjedljiv ako bilo tko mi može reći više informacija o usmjeravanje matrice u high-end FPGAs osobito dvije dimenzije matrice, Isto tako bih dobiti više netaknuti prostor uz ograničenja i sve priče o uspjehu u vezi ovo područje će biti vrlo obrazovanje

 

[echo47]

Ako ste koristeći Xilinx ISE, lansirati FPGA Editor, opterećenje Virtex NCD datoteku, omogućiti svim line / žica tipke, zoom in, i vidjet ćete sve koristiti neiskorišteni i povezuje.

 

[arunragavan]

Da li znači povezanost Matrix -> Mjesto i ruta

Horizontalna i vertikalna međusobno, izravne veze i opće namjene međusobno ..

u može iskoristiti Xilinx EPIC M1 dizajna da biste dobili pojedinosti o tome kako čipu nakon dizajn wud izgledati.

Pogledajte na ovom

h ** p: / / www.cedcc.psu.edu/ee497i/xilinx/M1_guide.html

h ** p: / / vlsi1.engr.utk.edu / ~ jkrumm/project/FinalReport/node6.html

Tutorijali: h ** p: / / homepages.wwc.edu/staff/stirra/classes/engr433/hiertut /

S poštovanjem,

 

[bibo1978]

ok hvala,

ali treba mi više tehničkih informacija o usmjeravanje kašnjenje matrice usmjeravanja znam matrice usmjeravanja mjesta, extra ali trebam info o ovom

 

[echo47]

Ako ste koristeći Xilinx FPGA Editor, označite željene mreže i kliknite Tools -> Delay.

Ako želite znati zastoje unrouted staza, onda to nije moguće jer usmjeravanje utječe na kašnjenje.

Vaše pitanje je nejasno.Možda, ako li nam reći više o svom projektu, netko svibanj vam dati bolji odgovor.

 

[bibo1978]

echo47,

Ja već znam kako vidjeti svaku vezu kašnjenja.

Ja ću malo opisati moj problem, većina mojih dizajna su kritični put, a ja ih obično pakiranje u najmanjim "manje troškove" FPGA, no zbog vremenskih ograničenja ove uske moram koristiti RPMs drugi mudri moj dizajn ne će biti optimizirana i ja neće zadovoljiti ovo vrijeme zahtjeve, pa iako RPMs su moji jedini spasitelj ali trebalo mi je puno vremena i slučajnih pozicioniranje u susret moje vrijeme zahtjeva, Ja sam težak da biste dobili više detalja o matrice usmjeravanja odlaganja u različitim aspektima da su neki jasna pravila u mom RPM dizajne