FPGA pin zadatka, Kako to napraviti dobar pin zadatak za dizajn

[tariq786]

Hi Guys,
Nisam jasno o klin raspored na I / O u svom dizajnu u Xilinx okruženju.

Prije svega se to zaista daju vam veliku prednost brzinu, ako vam dodijeliti igle za I / O u svoj dizajn?

Ako je tako, kako napraviti dobar pin raspored na I / O u svoj dizajn?npr.,) ja radim na AES (Advanced Encryption Standard) u Xilinx ISE.Želim znati što maksimalnom brzinom od mojih provedbu?Da li stvara dobar pin raspored na I / O u dizajnu pomoći u postizanju najboljih mogućih brzina?

Svako onaj koji je sintetiziran AES ili sličan dizajn, molimo Vas da podijelite svoje misli.

 

[shitansh]

Bok,

Mnogi FPGA su japanke izgrađen u ulaznih i izlaznih pufera za optimizaciju
vremena i izvan čipa.Uz ove posebne I / O odbojnika će biti
optimizacija za uključivanje ili isključivanje pakiranje tih registara na I / O.
Slika 16,8 ilustrira koncept pakiranja registara na I / O pufera.<img src="http://images.elektroda.net/68_1262579977_thumb.jpg" border="0" alt="FPGA pin assignment,How to do good pin assignment for design" title="FPGA pin zadatka, Kako to napraviti dobar pin zadatak za dizajn"/> Postoji niz prednosti postavljanja registrirati u I / O:
.Kašnjenja na I / O u FPGA su minimizirane.
.Više logika je dostupno interno.
.Superior sat-na-out vrijeme.
.Superior postava vremena.

Nedostatak ove optimizacija je da je registar koji se nalazi u
I / O buffer ne može optimalno pozicionirano za unutarnju logiku kao što je prikazano u
Slika 16.9.<img src="http://images.elektroda.net/97_1262580040_thumb.jpg" border="0" alt="FPGA pin assignment,How to do good pin assignment for design" title="FPGA pin zadatka, Kako to napraviti dobar pin zadatak za dizajn"/> Za velike brzine dizajne koje su uske timing zahtjeve na razini I / O
i unutarnja logika, on svibanj biti korisno dodati još jedan sloj od plinovoda
registara na I / O ako Vam to dopusti dizajnu protokola kao što je prikazano na slici 16.10.<img src="http://images.elektroda.net/73_1262580109_thumb.jpg" border="0" alt="FPGA pin assignment,How to do good pin assignment for design" title="FPGA pin zadatka, Kako to napraviti dobar pin zadatak za dizajn"/> Ako postoji veliki broj I / O registara, dodatni cjevovod sloj možemo dodati
značajne nadzemnih u smislu Registrirajte korištenja i potencijalno zagušenja.

Dodatni cjevovod Registrirajte mogu biti potrebne za high-speed dizajna pri pakiranju
registara na I / O.

Dakle, ako nema čvrsto I / O zahtjevima vremena i postoji relativno
veliki broj I / O registara, ove optimizacije ne preporučuje.

HTH
-
Shitansh Vaghela