DPLL dizajn pitanje

[snakebites]

U DPLL dizajn, dva ulazna frekvencija treba biti: jedan je referentna frekvencija,
a druga je frekvencija za rad i inc_dec counter modul, koji je mnogo veći, 8 puta (ili više) od referentne frekvencije.Tako u USB dizajn gdje je brzina prijenosa podataka je 12Mb / s ili 1.5Mb / s, nema problema.Ali ako se referentna frekvencija je puno veći, onda je vrijeme za dizajn će biti vrlo ambiciozan.Taj problem može biti riješen?

 

[zoovy]

snakebites,
Ne mislim da je točno problem je lako riješiti.Međutim, postoji više nego jedan način da se mačka kože.Koji je stvarni problem koji pokušavate riješiti?Zoovy

 

[juripero]

Jedno je koristiti analognu PLL kad ide freqency veći