Dodatni jedinica nakon sinteze

[sheikh]

Pozdrav Dears sam napisao VHDL kôd, a zatim ga sintezu. Rezultat sinteze sadrži jedinicu da to nije u mojoj put podataka. (U priloženom smokve, između ADD / SUB i registar koji spojen na njega). to je FD (32-bitni D_ff), Možete li mi, molim vas, zašto ISE stvara ovu jedinicu nakon sinteze? i kako mogu promijeniti sljedeći kod da DODAJTE / SUB povezati REG_4 izravno? Pozdrav Mostafa [ATTACH = CONFIG] 80.592 [/attach]

 mux4: mux_2x1_32bit luka karta (input1 => C1_sig, ULAZ 2 => C3_sig, SEL => Select_1, OUTPUT => out_mux4_sig); proces (CLK) započeti ako (clk = '1 'i clk'event) onda ako add_sub_0 = '0' onda out_Add_sub_1_sig CLK, iskopavati => C4_sig);

 

[ads_ee]

šejh, out_Add_sub_1_sig je registar, koju slijede svoj REG32_bit primjer. Sytnthesis proizvesti točno ono što kodirana. Ja ne vidim problem. Ako ne želite dodatni registrirati ukloniti Reg_4 instancu i obaviti zadatak C4_sig