Dizajn digitalnog ckt ciklus s 50% carine?

A

abhineet22

Guest
1.You daju takta 100 MHz, 33,3 MHz Design sat sa i bez ciklus 50% carine?
2.Design divide-by-3 sekvencijalni sklop s 50% duty cycle.?

3, Design podijeliti po-5 sekvencijalni sklop s 50% duty cycle.?

4.Which jedan je nadređeni Asinkroni Nanovo naoštriti ili Synchronous Reset, Explain

 
Try this stvari:
http://www.xilinx.com/xcell/xl33/xl33_30.pdf
Tu ćete pronaći mnogo 50% deviders dužnost (1,5, 3, 5 ....). ciklus
Sretno i pozdrav,
IanP

 
Ne zaboravite koristiti Counter mogu učiniti za 50 sata dužnost%.I decimalni razlomak frequecy trebate neke vještine.

 
http://www.edaboard.com/download.php?id=30847

Za reset raspravu vidjeti, http://www.edaboard.com/viewtopic.php?t=115350
ILI http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf

uzdanica Internet pomoć ..

 
Ovdje ide verilog kod za div od 3 i 5 sa 50% duty cycle!

Šifra:

modul div3 (/ * AUTOARG * /

/ / Izlazi

clk_out,

/ / Ulazi

CLK, reset

);

CLK ulaz;

reset ulaz;

izlaz clk_out;

reg [1:0] HNK;

reg cnt_1_r;dodijeliti clk_out = cnt_1_r | CNT [1];Uvijek @ (posedge CLK ili negedge reset) počinju

if (! reset) počinju

HNK <= 0;

end else begin

if (HNK == 2)

HNK <= 0;

drugi

HNK <= HNK 1;

kraj

krajUvijek @ (negedge CLK)

cnt_1_r <= CNT [1];

endmodule / / div3
modul div5 (/ * AUTOARG * /

/ / Izlazi

clk_out,

/ / Ulazi

CLK, reset

);

CLK ulaz;

reset ulaz;

izlaz clk_out;

reg [2:0] HNK;

reg cnt_1_r;dodijeliti clk_out = cnt_1_r | CNT [1];Uvijek @ (posedge CLK ili negedge reset) počinju

if (! reset) počinju

HNK <= 0;

end else begin

if (HNK == 4)

HNK <= 0;

drugi

HNK <= HNK 1;

kraj

krajUvijek @ (negedge CLK)

cnt_1_r <= CNT [1];

endmodule / / div5
 
Ovdje je privitak koji svibanj biti korisna.
Žao nam je, ali morate prijaviti kako biste vidjeli ovaj privitak

 
bok,
probajte ovaj link,
http://www.play-hookey.com/digital/frequency_dividers.html

 

Welcome to EDABoard.com

Sponsor

Back
Top