Design FIFO koristeći S3

[archieved]

Pozdrav svima, može bilo tko popuštanje mene grubu ideju ili dijagram toka ili bilo kakve reference ili da ja mogu doći do shvatiti kako dizajn koristeći FIFO S3.Bilo kojeg S3 model koji bi trebalo koristiti.Hvala

 

[user1111]

FIFO bafer
A FIFO (first-in-first-out) elastična međumemorija je između dva podsustava za pohranu, kao što je prikazano u pojmovnom dijagram Slika 1.Ona ima dvije kontrolne signale i wr rd, za pisanje i čitanje operacija.Kada je konstatirano wr, ulaznih podataka je zapisano u međuspremnik.U operaciji je čitati nešto zabludu.Glavu je FIFO bafer se obično uvijek dostupna i na taj način se može pročitati u bilo kojem trenutku.The rd signal zapravo djeluje poput uklanjanja signala.Kada je konstatirano, prvi predmet (tj. glava) u FIFO bafer uklanjaju i slijedeći predmet postaje dostupan.FIFO bafer je kritična komponenta u mnogim aplikacijama i optimiziran provedbe
mogu biti vrlo složen.
.

Učinkovitije, uređaj specifične implementacije mogu se naći u Xilinx literature.S druge WA y je
Napraviti red-kružne-based Jedan provedbe kako bi se proveo je u FIFO bafer
dodati sklop za kontrolu registrirati datoteku.Registri u registar datoteke su uređeni kao kružne perčin s dva pokazivača.The pisati pokazivač pokazuje na glavu u red za obradu, te ukazuje na readpointer rep u red čekanja.Pokazivač napretka jedne pozicije za svaku pisati ili čitati rad.Operacija je osam riječi kružne perčin je prikazano na slici 2.

A FIFO bafer obično sadrži dva stanja signala, puna i prazna, pokazujući da je puna FIFO (odnosno, ne može biti napisan) i prazna (tj. ne može pročitati), respektivno.Jedan od dva uvjeta se događa kada pročitate pokazivača jednak je pisati prepeličar, kao što je prikazano na slici 2 (a), (f) i (i).Najteži zadatak dizajna kontroler je izvući mehanizam to razlikovati dva uvjeta.Jedan program je za dva FFs praćenje prazni i puni Statusi.The FFs su postavljena na 1 i 0 u sustavu inicijalizacija i tada modificirane u svakom ciklusu sata prema vrijednosti od wr i rd signala.
<img src="http://images.elektroda.net/10_1226683173.jpg" border="0" alt=""/>
Napomena: -
Moram uzeti ovaj dio iz FPGA prototipova PREMA VHDL PRIMJERI

it is very neice book .So, i recommend it.

Xilinx spartanski 3 Edition ako pong P. Chu
vrlo je nećakinja knjigu. Dakle, preporučujem ga.