Delay modela u VHDL

[voho]

Bok svima,

Daj da znam vaše mišljenje

<img src="http://www.edaboard.com/images/smiles/icon_exclaim.gif" alt="Uskličnik" border="0" />
entitet je kašnjenje

generičke (vartime: integer);
Port (strobe_delay_in: in std_logic;
strobe_delay_out: out std_logic);
Delay end;

arhitektura bihevioralne kašnjenja je

započeti

strobe_delay_out <= transport strobe_delay_in nakon vartime;kraj ponašanja;Želio bih da ovaj modul instantiate u različitim dio moje VHDL ja mogu učiniti

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Pitanje" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Pitanje" border="0" />

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Idea" border="0" />

Inst_delay1: kašnjenje PORT MAP (
strobe_delay_in => DStrue,
vartime => 35ns,
strobe_delay_out => DStrue_delay);<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Idea" border="0" />

Inst_delay2: kašnjenje PORT MAP (
strobe_delay_in => DStrue,
vartime => 60ns,
strobe_delay_out => DStrue_delay);
...........................

pozdrav: molimo:

 

[r_e_m_y]

Bok,

ovaj kod ti signal DStrue_delay je upravljan od dva signala, ne mislim možete prevesti ovo.

probajte ovo:

library IEEE;
koristiti ieee.std_logic_1164.all;
koristiti ieee.std_logic_arith.all;

Entitet je trans
kraj trans;

arhitektura ponassanje transregionalne je

signal brz: Booleova: = true;
signal DStrue, DStrue_delay: std_logic: ='0 ';
signal DStrue_fast, DStrue_slow: std_logic: ='0 ';

započeti

- Stuimuli klupa za test
brza <= transport nije brz nakon 1 nas;
DStrue <= transport DStrue ne nakon 100 ns;

- Transport algoritam
DStrue_fast <= transport DStrue nakon 35 ns;
DStrue_slow <= transport DStrue nakon 60 ns;
DStrue_delay <= DStrue_fast kada brza drugo DStrue_slow;

end;<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />