ddr jezgra ne mogu raditi?

[bill.fpga]

sada, i koristiti qu (at) rtus napraviti DDR jezgri.ja poslati adrese i naredbe da jezgra na istom time.the jezgri treba poslati adrese i naredbe za ddr u isto vrijeme, too.but prvih nekoliko adresa poslao moj jezgra wrong.addresses funkcionirati ovako: 00004,00004 , 00008,00008, 0000c, 00.010 ...., tako da možete vidjeti prve četiri adresa nije u redu, oni bi trebali ovako: 00000,00004,00008,0000 c, 00010.can bilo tko popuštanje mene odgovoriti zašto srž posla kao što je ovaj ?hvala! [youtube] [/ youtube]

 

[bibo1978]

Ne mislim da mogu pomoći kroz ove slike, ali provjerite Vašu adresu sat ili sat omogućiti to može biti uzrok za svoj problem

 

[cfriend]

Od slika, ono što se je Altera je DDR kontroler jezgri.
Mislim da možete koristiti primjer vozač iz Altera za test prvi.