DC synthesisable kod

[alam.tauqueer]

Bok,

Može bilo tko molim recite mene što bi se hardver u nastavku dati HDL kod.
te je više synthesisable net je prešao u DC ili ne?

modul always_comb10 (in1, IN2, out1);
ulaz in1, IN2;
izlaz out1;
reg out1;

reg [2:0] R1;

Uvijek @ (R1)

out1 = in1 IN2;

Uvijek @ (in1)
out1 = in1;

endmodule

Pozdravi
Tauqueer

 

[shiv_emf]

multidriven neto r synthesisable ...pod uvjetom uporabe u groza pravilan naredba opcije ..

 

[deh_fuhrer]

alam.tauqueer wrote:

Bok,Može bilo tko molim recite mene što bi se hardver u nastavku dati HDL kod.

te je više synthesisable net je prešao u DC ili ne?modul always_comb10 (in1, IN2, out1);

ulaz in1, IN2;

izlaz out1;

reg out1;reg [2:0] R1;Uvijek @ (R1)out1 = in1 IN2;Uvijek @ (in1)

out1 = in1;endmodulePozdravi

Tauqueer

 

[sam536]

Po defaultu, DC će dati ELAB-366 pogrešku tijekom izrade dizajna.To može biti overrideen po hdlin_prohibit_nontri_multiple_drivers varijable.On jasno kaže, neki puta DC će nevažeće nacrtima mijenjajući ovu varijablu.Izlazni sklop vašeg svibanj izgleda ovako;
#================
tri out1;
dodijeliti out1 = in1;

Full_adder_cell U1 (. (Out1),. B (IN2),. CIN (Logic niska),. SUM (out1));

#======================

to onu koju očekuje za svoj krug ..

Pozdravi,
Sam

 

[alam.tauqueer]

Hi Sam,

Thaks puno sam očekivao isti ponašanju koje sam spomenuo ovdje, ali sam bio ni awarewith parametar "hdlin_prohibit_nontri_multiple_drivers".

Thanks a lot
Tauqueer