M
Memphis
Guest
Hi, imam netlist od kojih Verilog synthezied by synopsys DC.Otkrio sam da postoje neke dodijeliti izjavu u netlist (ex: dodijeliti = b).Dug kao JA znati, P & R alat ne može prihvatiti netlist sa izjavama dodijeliti insided.Da li propustiti nešto?
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Plakanje ili vrlo tužan" border="0" />
Kako bih trebao učiniti u DC eliminirati dodijeliti izjavama kad sam napisati na Verilog netlist iz DC?Hvala puno za svoju SA Ljubezno pomoći ....
<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Rolling Eyes" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Zbunjeni" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Tužan" border="0" />
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Plakanje ili vrlo tužan" border="0" />
Kako bih trebao učiniti u DC eliminirati dodijeliti izjavama kad sam napisati na Verilog netlist iz DC?Hvala puno za svoju SA Ljubezno pomoći ....
<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Rolling Eyes" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Zbunjeni" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Tužan" border="0" />