Da li je moguće sintetizirati?

[elektrom]

Da li je moguće sintetizirati post-mjestu i ruta netlist?Bilo koji način to učiniti?Je li sigurno slati VHDL / verilog vrijeme model po narudžbi za ocjenu predložiti?

 

[masai_mara]

elektrom wrote:

Da li je moguće sintetizirati post-mjesta i ruta netlist?
Bilo koji način to učiniti?
Je li sigurno slati VHDL / verilog vrijeme model po narudžbi za ocjenu predložiti?

 

[Renjith]

elektrom wrote:

Da li je moguće sintetizirati post-mjestu i ruta netlist?
Bilo koji način to učiniti?

 

[elektrom]

Hi Renjith,
U slučaju da je netko želio ukrao svoj dizajn i koristiti ga ilegalan način.
Rdgs,
Elektrom

 

[haoboy]

zašto u ištanje to učiniti?

 

[sarath51]

Je li to u vezi FPGA ili ASIC Flow?i kako je korisno

 

[hercules007]

sarath51 wrote:

Je li to u vezi FPGA ili ASIC Flow?
i kako je korisno

 

[bibo1978]

Vjerujem da možete poslati WLF datoteke, ali čak i ako ste još uvijek su u opasnosti, tako da obično vam svibanj uzeti ugriz Shots "JPEG" vaših testbench "simulacija" rezultate,
Vjerujem da postoji još jedan način da se koriste neki kriptografskog tehnici, tako da nema inverzni inženjering može biti učinjeno, ali ja siv kopić ovaj način, tako da može bilo koji neki pomoć "veze barem"

Nema učinio još folks