Bihevioralna modeliranje za mixed signal designs

[chviswanadh]

Pozdrav svima,

Želim znati abt modeliranje ponašanja analognih sklopova u mješovitim signalom dizajne.

Ima li ikakvih razina modeliranja ponašanja kao začin?Ako je tako što su razina i odakle su došli u upotrebu?

molim vas dajte mi neke ulaza u vezi ovoga.

Hvala
Kasi

 

[sankudey]

To docs svibanj pomoć u. ..1.
--------------------------------------------------
Verilog-i Verilog-AMS pruža novu dimenziju u modeliranju andsimulation

Miller, I. Cassagnes, T.
Motorola ESD Europi, Chandler, AZ;

Ovaj rad se pojavljuje u: Uređaji, sklopove i sustave, 2000.Zbornik radova Trećeg 2000 IEEE International Conference on Caracas
Publication Date: 2000
Na stranici (a): C49/1-C49/6
Meeting Date: 03/15/2000 - 03/17/2000
Lokacija: Cancun, Mexico
ISBN: 0-7803-5766-3
Literatura: 2
INSPEC Accession Number: 6783688
Digital Object Identifier: 10.1109/ICCDCS.2000.869811
Posted online: 2002-08-06 23:16:11.0
Sažetak
Verilog-pruža novu dimenziju u modeliranje, dizajn i simulaciju sposobnost za analogni i mješovitih signala elektroničkih sustava.Prije toga, analogni simulacija bila je temeljena na Spice, koja je vrlo djelotvoran simulacije okoliša temelji se na primitivi kao što je tranzistora, otpornika i kondenzatora.Digital design ovjera se temelji na Hardware Description Language (HDL).Verilog i Verilog derivati su široko prihvaćena zbog svoje jednostavnosti upotrebe i vrata razini simulacije sposobnost.Verilog, na koji otpada više od 60% HDL simulatora prodaje u 1997, ima jak nakon sa mnoštvom alata koji nadopunjavaju jezik i proširiti mogućnosti za provjeru i test.Ovaj rad predstavlja poticaj za Verilog-jezik, proširenje Verilog opisuju analogni i neelektričnih ponašanje, a ilustrira Verilog-jeziku putem kratkih primjera i pregleda tintni pisač ASIC podrške IC ponašanja modela<9811>

--------------------------------------------------
2.Učinkovita ispitivanje Analog / Mixed Signal pomoću ICS-Verilog:: by Nitin Mohan ....

http:www.technonline.com/community...------------------------------ -- sankudey

 

[chviswanadh]

Hi Sankudey,

Hvala za odgovor.JA mogao pristupiti URL-a koji su u dano.

Hvala
Kasi

 

[DenisMark]

Pogledajte www.designers-guide.org.Ima u može preuzimanje datoteka Verilog-AMS Language Reference Manual.
A-verilog je dio verilog-HAM.
Razine apstrakcije ovisi od u

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Osmjeh" border="0" />

 

[mkhafaji]

U začiniti možete model jednog bloka svog kruga sa trenutnim pod kontrolom i naponom upravljani izvori i definirati kao subcircuit.na primjer, možete model opamp s dva otpornika za ulaz i izlaz i naponom upravljani struja izvora.na višoj razini simulink je jako dobro.kao što su modeliranje cijelog sigma-delta modulatora.

 

[chviswanadh]

hello Denis,

Moja sumnja je kako odrediti koju razinu sažetak koji će se koristiti za poseban dizajn.

hvala
kasi

 

[DenisMark]

Kada sistem inženjer razvija model, počinje od jednostavnih bloka modela (npr. Vout = * Vin).Nego što je ovaj model definira preciznije kako bi se utvrdile karakteristike bloka (kašnjenja, dobit, itd.).Nakon što je ovaj blok inženjer daje shematski.