Asyn Set / Reset

[satiah]

Hi ..

Želim znati ako ima je bilo koji način to pretvoriti Asinkroni Set / Vrati u FF u sinkronih.Nije HDL kod.Asyn set / Reset FF Dodatne Hard galanterije.

Ja sam Jedan način Registracija Set / Reset signala Ima li bilo koji drugi način ...

Hvala

 

[jjww110]

obaviti u koristiti standardne ćelije?ili nacrtati shematski po sebi?ako u uporabu standardne ćelije, možete zamijeniti ćelije

 

[satiah]

Hi ..

svoje schmatic.Dodano nakon 3 minute:za više jasnoće ..

tih asyn FF alredy Unaprijed u FPGA.ako ja koristiti drugi FF kako uskladiti moj set / reset signal otpad od mojih izvora pa ja sam lookig za potpuno opimized hardver za uskladiti moj signal ..

 

[Salma Ali Bekr]

u može imati dva uzastopna bistabile
s jednom vratiti povezan s obje svoje resetira
i jedan sat na obje njihove satove
i izlaz iz drugog lak udarac neuspjeh će biti sinkroni reset

 

[laglead]

Promjena je skupo.

 

[satiah]

Salma hi ..

što ja shvatio da ja sam ne izvrnut od ur odgovor je ..
svojim FF povezan natrag na leđa (kao što je dvostruko usklađivanje sklop koristi da se izbjegne metastability) i imaju isti resetirati sat i izlaz je reset sinkronizira.molim objasniti kako to uskladiti reset ...

 

[Shurik]

To je opis asynchronize set / reset na Verilog (DFF)

Uvijek @ (posedge Postavite ili posedge Nanovo naoštriti ili posedge CLK)
if (Reset)
Q = 0;
else if (Set)
Q = 1;
drugi
Q = D

To je opis sinkronizirati set / reset na Verilog (DFF)

Uvijek @ (posedge CLK)
if (Reset)
Q = 0;
else if (Set)
Q = 1;
drugi
Q = D