Altera ciklon FPGA sat omogućiti pitanje QuartusII softvera

[mohd_ind00]

Hi All,

Ja sam koristeći Altera ciklon uređaja EP1C6Q240C7.Ja sam u mogućnosti to i provesti program dizajn i to je rad.

Imam implementiran DPRAM u uređaju i korištenju CLK0 & CLK1 kočiće FPGA kao dva odvojena sata za DPRAM.Ali ja analizirati sat nije omogućeno dobivanje, upozoravajući b'coz kompilacija pokazuju da je nedefinirano sat.

Ne znam kako to omogućiti sata u QuartusII softver?

Ako anybudy pl zna odgovor.

Hvala

Pozdravi

 

[Renjith]

Hi Mohd,
Ive 'ne koristi QuartusII S / W, ali ja osjećam ovo je općenito pitanje.pokušati definirati ur sat signal u ograničava editor.

 

[cube007]

Zdravo,

CLK0 CLK3 su ulaza za signal takta ili normalno ulaza.Obično oni don t moraju biti omogućeni.qu (at) rtus provjerava automatski, da zašto je tiskanje da postoji nedefinirano sat.

Jeste li simulirati svoje dizajn s ModelSim?To a najbolji način da provjerite svoj dizajn.Možete isto tako put unosa CLK0 i CLK1 na različite izlaze igle za mjerenje i ako sat dolazi putem.Zdravo,
cube007