A sample DC tcl skripta pomoću DC-Ultra

[ttspice]

Lijep rad od S * lveNet:

###############################################
# Ovo je primjer DC tcl skripta koja se može koristiti u top-down ili
# bottom-up tokova na blok / modul razini sinteze.Ova skripta svibanj
# ne može uvijek postići najbolju moguću QOR kao neke varijable
# usages su prilično specifičan dizajn.
#
# Ova skripta bi Vam trebalo dati kvalitetan out-of-the-box QOR za
# agresivna vremena / prostora zahtjevima.Molimo izmijenite / ažuriranje
# skriptu za smještaj vašeg okruženja za postavljanje i oblikovanje ciljeva.
###############################################set pokrenuti tim_area_qor
set TOP_DESIGN my_design

# molimo ispunite odgovarajući traži put i lib / RTL korištenja
set MY_SOURCE path_to_source
set search_path [concat [list [format "% s% s" # MY_SOURCE]] $ search_path]
set CELL_LIB_DIR path_to_lib
set RAM_LIB_DIR path_to_RAM
set search_path [concat [Popis CELL_LIB_DIR $ $ RAM_LIB_DIR] $ search_path]

set target_library [Popis my_tech_lib.db]
set link_library [Popis my_link_lib.db]
set synthetic_library [Popis dw_foundation.sldb]
set link_path [concat [concat [concat [list * standard.sldb] $ target_library] $ link_library] $ synthetic_library]

# pročitati dizajn
read_verilog *. v

current_design $ TOP_DESIGN
veza

# izvor vrhu (blok / modul) razina ograničenja (satovima, ulazno / izlazne zadrške
i sl.)
izvor-echo-verbose .. / top.cons
izvor-echo-verbose .. / false_paths.cons

set_wire_load_model-name "realistic_WLM"-biblioteka "my_tech_lib"
set_wire_load_mode "top"

# kompajlirati toka

current_design $ TOP_DESIGN

# Please refere na man stranice za detalje o naredbu korištenja
# truda možete varirati ovisno o razinama vaše oblikovanje ciljeva i rezultata analiza
set dw_prefer_mc_inside true
set hlo_resource_allocation area_only
set hlo_resource_implementation area_only

set compile_seqmap_synchronous_extraction true
set compile_sequential_area_recovery true
set compile_new_boolean_structure true
Booleova set_structure vjerna vjerna boolean_effort high-timing false

# Enable Design Ultra optimizacijama kompajler
set_ultra_optimization true

set_boundary_optimization $ TOP_DESIGN
set_max_area 0-ignore_tns

uniquify

kompilirati map_effort-med-high area_effort
report_timing
report_area

kompilirati incr-high-map_effort
report_timing
report_area

razgrupiranje-svi-spljeskati
kompilirati incr-high-map_effort
report_timing
report_area

pisati-h-o $ run.dc.db

exit