Što se tiče sintezu

[Pankaj]

Zdravo,

Što se događa uglavnom kad smo odrediti dodatak od dva mi u svakom HDL,

eg.: U Std_logic_vector (31 Downto 0);
b: U Std_logic_vector (31 downto 0);
suma: Out Std_Logic_vector (31 Downto 0)

zbroj <= a b;

Hoće sintisajzer sintetiziraju guja koristeći mreškanje nositi ili nosi-lookahead.Konkretno što se Xilinx ISE7.1i će učiniti

Pankaj

 

[luancao]

To ovisi o tome kakav contrains te dodati i alati koje koristite ...

Dovoljno je probati i pogledajte rezultat.

 

[dBUGGER]

Bok,
uglavnom to će biti mreškanje nositi guja ljutica.Ali to vidite arhitektura uređaja vidjet ćete da su posvećena širenje put nositi u svakoj CLB tako nositi kašnjenje propagacije je prilično manje.

Srdačan pozdrav,