Što je Negativna granica zamjenjuje 0?

[WLS]

Hello.Koristim to trčanje BO vrata simulaciju sa backannotate SDF, te je dobio poruku potrebna neg_tchk.I onda dodati neg_tchk u moje testbench original, ali je dobio "SDF Upozorenje: Negativna granica zamijeniti 0".
JA ček verilog modul YCDF5, i to je $ setuphold konstrukt u njemu.

Bi trebao, on u mogućnosti da obrađuju negativne postava?********
SDF Pogreška u slučaju tb_top.dut.y_reg_0_ modula YCDF5:
. / Alumimos_se.sdf: 453, SDF Greška: Negativna SETUP potrebama neg_tchk, zamijenjen 0
********

SDF Upozorenje u slučaju tb_top.dut.y_reg_0_ modula YCDF5:
. / Alu_se.sdf: 453, SDF Upozorenje: Negativna granica zamijenjen 0, koristite $ setuphold u Verilog izvor.
SDF Upozorenje u slučaju tb_top.dut.y_reg_0_ modula YCDF5:
. / Alu_se.sdf: 456, SDF Upozorenje: Negativna granica zamijenjen 0, koristite $ setuphold u Verilog izvor.
SDF Upozorenje u slučaju tb_top.dut.y_reg_1_ modula YCDF5:

 

[woodyplum]

Negativna granica zamijenjen 0 trebao biti siguran u sklop dizajn, dok će uzrokovati neusklađenost STA and VCS, ako koristite setupholod vremena check in vašem modelu i uključite negchek (ili neki poput ove u vcs manuan) šiba, to bi trebao biti leđa annanotated.

 

[WLS]

Pozdrav woodyplum.Kako možemo biti sigurni da negativna ograničavaju ili negativne setup / čekanje je sigurno u odjavljivanje dizajn simulacija.

To je neka stvar da sam bio težak pronaći odgovor?Ima li bilo koji uzorak koda da su ti test slučaj i pomaže da se uvjerili da je sigurna?

Što bi moglo uzrokovati negativne granica?

Pozdravi.